래치와 플립플롭(Latch & Flip-Flop) 완벽 정리 및 특성 방정식·여기표

1. 래치(Latch)와 플립플롭(Flip-Flop)의 기본 개념

조합 논리회로(Combinational Circuit)는 현재의 입력 신호만으로 출력이 즉시 결정되지만, 순서 논리회로(Sequential Circuit)는 과거의 상태를 기억하는 **메모리 소자(기억 소자)**를 포함합니다. 1비트( $0$ 또는 $1$ )의 정보를 저장할 수 있는 가장 기본적인 쌍안정(Bistable) 회로가 바로 래치와 플립플롭입니다.

래치 vs 플립플롭의 핵심 차이점

래치 (Latch - 비동기식 / 레벨 트리거, Level-Triggered):
- 클록(또는 Enable) 신호가 활성화된 특정 전압 레벨(High 또는 Low 구간 전체) 동안 입력 신호가 출력으로 즉시 투과되어 반영됩니다(투명성, Transparent 특성).
- Enable 구간 동안 입력에 노이즈나 글리치(Glitch)가 생기면 출력이 원치 않게 계속 변할 수 있어 고속 동기식 회로 설계에 제약이 따릅니다.
플립플롭 (Flip-Flop - 동기식 / 에지 트리거, Edge-Triggered):
- 클록 펄스의 상승 에지(Rising Edge, $\uparrow$ ) 또는 **하강 에지(Falling Edge, $\downarrow$ )**라는 매우 짧은 전이 순간(순간 전압 변화 시점)에만 입력을 샘플링하여 상태를 갱신합니다.
- 클록 에지가 아닌 평상시에는 입력이 아무리 요동쳐도 출력이 이전 상태를 안정적으로 유지(Lock)하므로 현대 디지털 동기식 시스템(CPU, 레지스터 등)의 핵심 블록으로 사용됩니다.

2. 4대 플립플롭의 동작 원리 및 특성 방정식

플립플롭의 다음 상태( $Q_{next}$ 또는 $Q(t+1)$ )를 현재 상태( $Q$ 또는 $Q(t)$ )와 입력값의 불 대수식으로 표현한 것을 **특성 방정식(Characteristic Equation)**이라고 합니다.

1) SR 래치 및 플립플롭 (Set-Reset)

$S = 1, R = 0$ : Set (출력 $Q = 1$ )
$S = 0, R = 1$ : Reset (출력 $Q = 0$ )
$S = 0, R = 0$ : Hold (이전 상태 유지, $Q_{next} = Q$ )
$S = 1, R = 1$ : 금지 조건(Forbidden / Undefined) $\rightarrow$ 출력 $Q$ 와 $\overline{Q}$ 가 모두 0(NOR 기준) 또는 1(NAND 기준)이 되어 상보적 관계가 깨지고, 동시에 0으로 떨어질 때 발진(Race) 위험 발생.
특성 방정식: $Q_{next} = S + \overline{R}Q \quad (\text{단, } SR = 0 \text{ 제한 조건})$

2) D 플립플롭 (Data / Delay)

SR 플립플롭의 $S=1, R=1$ 금지 조건을 원천 차단하기 위해 $R = \overline{S}$ 로 인버터를 연결한 단일 입력 소자입니다.

입력 $D$ 의 값이 다음 클록 에지에서 그대로 출력 $Q$ 로 전달됩니다.
$D = 0 \implies Q_{next} = 0$
$D = 1 \implies Q_{next} = 1$
특성 방정식: $Q_{next} = D$
용도: 레지스터(Register), 시프트 레지스터, 파이프라인 버퍼, 메모리 셀.

3) JK 플립플롭 (Jack Kilby)

SR 플립플롭의 $S=1, R=1$ 금지 조건을 출력을 피드백하여 반전(Toggle) 동작으로 개선한 가장 범용적인 플립플롭입니다.

$J = 0, K = 0$ : 유지 (Hold, $Q_{next} = Q$ )
$J = 0, K = 1$ : 리셋 (Reset, $Q_{next} = 0$ )
$J = 1, K = 0$ : 셋 (Set, $Q_{next} = 1$ )
$J = 1, K = 1$ : 반전 (Toggle, $Q_{next} = \overline{Q}$ )
특성 방정식: $Q_{next} = J\overline{Q} + \overline{K}Q$

4) T 플립플롭 (Toggle)

JK 플립플롭의 두 입력을 하나로 묶어( $J = K = T$ ) 만든 단일 입력 소자입니다.

$T = 0$ : 유지 (Hold, $Q_{next} = Q$ )
$T = 1$ : 반전 (Toggle, $Q_{next} = \overline{Q}$ )
특성 방정식: $Q_{next} = T \oplus Q = T\overline{Q} + \overline{T}Q$
용도: 2분주 회로(주파수를 절반으로 낮춤), 비동기식/동기식 카운터(Counter).

3. 플립플롭 진리표 및 특성 방정식 한눈에 보기

플립플롭	입력 기호	입력 조건	다음 출력 ( $Q_{next}$ )	동작 명칭	특성 방정식 ( $Q_{next}$ )
SR	$S, R$	$0, 0$ $0, 1$ $1, 0$ $1, 1$	$Q$ $0$ $1$ 부정 (금지)	유지 (Hold) 리셋 (Reset) 셋 (Set) 사용 금지	$Q_{next} = S + \overline{R}Q$ ( $SR = 0$ )
D	$D$	$0$ $1$	$0$ $1$	리셋 (Reset) 셋 (Set)	$Q_{next} = D$
JK	$J, K$	$0, 0$ $0, 1$ $1, 0$ $1, 1$	$Q$ $0$ $1$ $\overline{Q}$	유지 (Hold) 리셋 (Reset) 셋 (Set) 반전 (Toggle)	$Q_{next} = J\overline{Q} + \overline{K}Q$
T	$T$	$0$ $1$	$Q$ $\overline{Q}$	유지 (Hold) 반전 (Toggle)	$Q_{next} = T \oplus Q$

4. 플립플롭 여기표 (Excitation Table)

카운터나 상태 머신(FSM)을 설계할 때, “현재 상태 $Q$ 에서 원하는 다음 상태 $Q_{next}$ 로 전이시키기 위해 입력에 무엇을 인가해야 하는가?”를 역으로 찾아내는 표입니다. 무관 조건(Don’t Care, $X$ )을 적극 활용하여 회로를 간소화할 수 있습니다.

현재 상태 ( $Q$ )	목표 다음 상태 ( $Q_{next}$ )	SR 입력 ( $S, R$ )	JK 입력 ( $J, K$ )	D 입력 ( $D$ )	T 입력 ( $T$ )
0	0	$0, X$	$0, X$	0	0
0	1	$1, 0$	$1, X$	1	1
1	0	$0, 1$	$X, 1$	0	1
1	1	$X, 0$	$X, 0$	1	0

여기표 암기 요령

D 플립플롭: 무조건 목표 다음 상태와 동일 ( $D = Q_{next}$ ).

T 플립플롭: 상태가 유지( $0 \rightarrow 0, 1 \rightarrow 1$ )되면 $T = 0$ , 상태가 반전( $0 \rightarrow 1, 1 \rightarrow 0$ )되면 $T = 1$ ( $T = Q \oplus Q_{next}$ ).

JK 플립플롭: $0 \rightarrow 0$ 은 $0, X$ / $0 \rightarrow 1$ 은 $1, X$ / $1 \rightarrow 0$ 은 $X, 1$ / $1 \rightarrow 1$ 은 $X, 0$ . (J열은 $0, 1, X, X$ , K열은 $X, X, 1, 0$ )

5. 레이스 어라운드 현상과 마스터-슬레이브 구조

1) 레이스 어라운드 현상 (Race-Around Condition)

발생 조건: 레벨 트리거 방식의 JK 래치에서 $J = 1, K = 1$ 일 때, 클록 펄스의 폭( $t_w$ )이 플립플롭의 내부 게이트 전파 지연 시간( $t_{pd}$ )보다 긴 경우( $t_w > t_{pd}$ ) 발생합니다.
현상: 클록이 High로 유지되는 동안 출력이 $0 \rightarrow 1 \rightarrow 0 \rightarrow 1$ 로 걷잡을 수 없이 계속 진동(Toggle)하여 클록이 Low로 떨어지는 시점의 최종 출력을 예측할 수 없게 됩니다.

2) 해결 방법: 마스터-슬레이브(Master-Slave) 플립플롭

2개의 래치를 직렬로 연결하고 클록 신호에 인버터를 달아 서로 반대 위상으로 동작시킵니다.
마스터 래치: 클록이 High일 때 입력을 받아 상태를 결정하지만, 슬레이브는 차단되어 외부 출력은 변하지 않습니다.
슬레이브 래치: 클록이 Low로 떨어지는 순간 마스터가 잠기고 슬레이브가 열려 마스터의 저장 상태를 최종 출력으로 전달합니다.
완벽한 하강 에지 트리거 동작을 수행하므로 레이스 어라운드 현상이 완전히 제거됩니다.

6. 플립플롭의 동적 타이밍 파라미터 (Timing Constraints)

플립플롭이 입력 신호를 오작동 없이 정확하게 캡처하여 저장하기 위해 반드시 지켜야 하는 시간 규격입니다. 이를 위반하면 출력이 0도 1도 아닌 중간 전압에서 진동하는 **준안정 상태(Metastability)**에 빠집니다.

셋업 시간 (Setup Time, $t_{su}$ ): 클록 에지가 발생하기 직전에 입력 데이터가 안정적으로 유지되어야 하는 최소 시간.
홀드 시간 (Hold Time, $t_h$ ): 클록 에지가 발생한 직후에도 입력 데이터가 변하지 않고 그대로 유지되어야 하는 최소 시간.
전파 지연 시간 (Propagation Delay, $t_{pd}$ ): 클록 에지가 들어온 시점부터 실제 출력 단자 $Q$ 에 변화된 유효 데이터가 나타날 때까지 걸리는 시간 ( $t_{pd, \text{CLK-to-Q}}$ ).

7. 시험에 자주 나오는 핵심 문제 풀이 팁

팁 1: T 플립플롭 카운터의 계수 주기(Modulus)와 주파수 분주

$n$ 개의 플립플롭을 직렬 연결한 카운터는 총 $2^n$ 개의 상태를 가지며, 최종 출력 주파수는 입력 클록 주파수의 $\frac{1}{2^n}$ 로 분주됩니다.
예: 4개의 플립플롭으로 구성된 2진 카운터에 $16\text{ MHz}$ 클록을 인가하면 최종 출력 주파수는 $16 / 2^4 = 1\text{ MHz}$ 입니다.

팁 2: 플립플롭 간 상호 변환 회로 도출

시험에서 “D 플립플롭을 이용하여 JK 플립플롭을 구현하라”는 문제가 빈출됩니다.

변환법: 원하는 플립플롭의 특성 방정식을 쓴 뒤, 소유한 플립플롭의 입력 방정식과 매칭합니다.
- 목표: JK 동작 $\implies Q_{next} = J\overline{Q} + \overline{K}Q$
- 소유: D 플립플롭 $\implies Q_{next} = D$
- 결과: $D = J\overline{Q} + \overline{K}Q$ (AND-OR 게이트 조합을 D 입력 앞에 부착하면 완성)

8. 관련 기출문제 풀어보기

실제 공무원 9급 국가직 및 지방직 전자공학개론에 출제된 래치 및 플립플롭 관련 기출문제 모음입니다. 각 링크를 클릭하면 해당 문제 풀이 및 상세 해설로 즉시 이동합니다.