2011년 전자공학개론 (지방직)

■ 1단계: 2의 보수 시스템의 오버플로우 판단 기준 수립 • 2의 보수 8비트 부호 있는 정수의 표현 범위는 -128 ~ +127입니다. • 동일한 부호를 가진 두 수를 더했을 때 결과의 부호 비트가 반대로 바뀌면 오버플로우가 발생합니다. ■ 2단계: 각 보기별 연산 및 부호 검토 • ①번: 음수(-1) + 음수(-1) = 음수(-2)로 범위 내 정상 연산입니다. • ②번 & ③번: 부호가 서로 다른 두 수의 덧셈이므로 오버플로우가 발생하지 않습니다. • ④번: 양수(+93) + 양수(+49)의 합은 10001110_2로 부호 비트가 1(음수)로 바뀌어 오버플로우가 발생합니다 (+93 + 49 = +142 > +127). ■ 최종 결과: • 오버플로우가 발생하는 계산은 ④번

■ 1단계: 필터 커패시터 용량과 맥동률 관계 분석 (보기 ④ 판별) • 평활용 필터 콘덴서(C)는 방전을 지연시켜 전압을 평탄하게 만듭니다. • 리플 전압은 콘덴서 용량에 반비례하므로 용량이 작아지면 맥동률(Ripple Factor)이 증가합니다. • 따라서 필터 콘덴서 용량을 작게 하면 맥동률을 줄일 수 있다는 설명은 옳지 않습니다. ■ 2단계: 기타 보기 검토 • ①번: 전파 정류는 반파 정류에 비해 방전 주기가 절반이므로 리플 전압이 더 작습니다. • ②번 & ③번: 반파 정류의 맥동 주파수는 전원 주파수 $f$, 전파 정류의 맥동 주파수는 $2f$입니다. ■ 최종 결과: • 옳지 않은 설명은 ④번

■ 1단계: 이상적인 연산증폭기 임피던스 조건 검토 (보기 ② 판별) • 이상적인 연산증폭기의 입력저항은 무한대($R_i = \infty$), 출력저항은 0($R_o = 0$)이어야 합니다. • 따라서 낮은 입력저항과 높은 출력저항을 갖는다는 설명은 옳지 않습니다. ■ 2단계: 기타 보기 검토 • ①번: 부귀환을 연결하여 폐루프 이득과 임피던스를 제어합니다. • ③번 & ④번: 공통모드제거비는 $CMRR = A_d / A_c$로 정의되며 이상적으로 무한대입니다. ■ 최종 결과: • 옳지 않은 설명은 ②번

■ 1단계: MOSFET 공통 소스 증폭기 전압이득 분석 • 공통 소스 증폭기의 소신호 전압이득 수식: $$A_v = -g_m(R_D \parallel r_o) \approx -g_m R_D$$ • 전압이득의 크기는 전달컨덕턴스 $g_m$과 드레인 저항 $R_D$에 비례하므로 $g_m$이 증가할수록 전압이득이 커집니다. ■ 최종 결과: • 올바른 설명은 ④번

■ 1단계: 테브난 등가저항($R_{TH}$) 계산 • 전압원을 단락 처리하고 부하 단자에서 바라본 합성 저항: $$R_{TH} = (3\text{ }\Omega \parallel 6\text{ }\Omega) + 7\text{ }\Omega = 2\text{ }\Omega + 7\text{ }\Omega = 9\text{ }\Omega$$ ■ 2단계: 테브난 등가전압($V_{TH}$) 계산 • 부하 개방 시 $7\text{ }\Omega$ 저항에는 전류가 흐르지 않으므로 $6\text{ }\Omega$ 저항 양단 전압이 테브난 전압이 됩니다: $$V_{TH} = 12\text{ V} \times \frac{6\text{ }\Omega}{3\text{ }\Omega + 6\text{ }\Omega} = 8\text{ V}$$ ■ 최종 결과: • $V_{TH} = 8\text{ [V]}, R_{TH} = 9\text{ }[\Omega]$ (①번)

■ 1단계: ㉠ 발진기 판별 • 변압기 결합(상호 유도 인덕턴스)을 통해 에너지를 정귀환시키는 LC 발진기는 암스트롱 발진기입니다. ■ 2단계: ㉡ 발진기 판별 • RC 진상-지상 회로망을 귀환 경로로 사용하며 귀환율이 $\beta = 1/3$일 때 발진하는 정현파 발진기는 윈 브리지 발진기입니다. ■ 최종 결과: • ㉠ 암스트롱발진기, ㉡ 윈브릿지발진기 (③번)

■ 1단계: 베이스 내부 입력 저항($Z_{ib}$) 계산 • 에미터 폴로워에서 베이스 내부로 바라본 입력 저항: $$Z_{ib} \approx (1 + \beta)R_E = (1 + 100) \times 3.3\text{ k}\Omega = 333.3\text{ k}\Omega$$ ■ 2단계: 전체 입력 임피던스($Z_i$) 계산 • 베이스 바이어스 저항 $R_B = 220\text{ k}\Omega$와의 병렬 합성: $$Z_i = R_B \parallel Z_{ib} = \frac{220 \times 333.3}{220 + 333.3} \approx 132.4\text{ k}\Omega \approx 133\text{ k}\Omega$$ ■ 최종 결과: • 입력 임피던스는 약 133 [k$\Omega$] (②번)

■ 1단계: 심볼당 유효 정보 비트 수 산출 • 32QAM은 $2^5 = 32$이므로 심볼당 총 5비트를 전송합니다. • 1비트의 중복비트(Redundant bit)를 제외한 유효 정보 비트: $$5 - 1 = 4\text{ bit/symbol}$$ ■ 2단계: 데이터 전송 속도 계산 • 변조속도 $2,400\text{ baud}$ 대입: $$\text{데이터 속도} = 2400\text{ baud} \times 4\text{ bit/symbol} = 9600\text{ bps}$$ ■ 최종 결과: • 데이터 속도는 9,600 [bps] (③번)

■ 1단계: AM 피변조파 총 전력 공식 수립 • 반송파 전력 $P_C$와 변조도 $m$에 대한 총 전력 $P_T$: $$P_T = P_C \left(1 + \frac{m^2}{2}\right)$$ ■ 2단계: 수치 대입 및 계산 • $P_C = 400\text{ mW}, m = 0.6$ 대입: $$P_T = 400 \times \left(1 + \frac{0.6^2}{2}\right) = 400 \times (1 + 0.18) = 400 \times 1.18 = 472\text{ mW}$$ ■ 최종 결과: • 피변조파 출력전력은 472 [mW] (③번)

■ 1단계: 8-to-1 MUX 출력식 전개 • $D_0=0, D_1=1, D_2=1, D_3=1, D_4=D', D_5=0, D_6=0, D_7=D$ 대입: $$F = A'B'C + A'BC' + A'BC + AB'C'D' + ABCD$$ ■ 2단계: 부울식 간소화 • $A'B'C + A'BC' + A'BC = A'B(C' + C) + A'B'C = A'B + A'B'C = A'(B + C) = A'B + A'C$ • $A'B + ABCD = B(A' + ACD) = B(A' + CD) = A'B + BCD$ • 따라서 최종 정리된 식: $$F = A'B + A'C + BCD + AB'C'D'$$ ■ 최종 결과: • 올바른 부울식은 ①번

■ 1단계: 반전 단자 노드 KCL 방정식 수립 • 비반전 단자(+)가 접지($0\text{ V}$)되어 있으므로 가상 접지에 의해 반전 단자(-) 전위는 $V_- = 0\text{ V}$입니다. • 입력 $V_I = 5\text{ V}$로부터 유입되는 전류 $I_1$: $$I_1 = \frac{V_I - 0}{1\text{ k}\Omega} = \frac{5\text{ V}}{1\text{ k}\Omega} = 5\text{ mA}$$ • 첫 번째 피드백 노드 $V_A$의 전위: $$V_A = 0 - (I_1 \times 1\text{ k}\Omega) = -5\text{ V}$$ ■ 2단계: 노드 $V_A$에서 KCL 적용 및 출력 전압 $V_o$ 계산 • 노드 $V_A$에서 KCL 수립: $$\frac{0 - V_A}{1\text{ k}\Omega} = \frac{V_A - 0}{1\text{ k}\Omega} + \frac{V_A - V_o}{1\text{ k}\Omega}$$ • $V_A = -5\text{ V}$ 대입: $$5\text{ mA} = \frac{-5\text{ V}}{1\text{ k}\Omega} + \frac{-5\text{ V} - V_o}{1\text{ k}\Omega}$$ $$5 = -5 - 5 - V_o \implies V_o = -15\text{ V}$$ ■ 최종 결과: • 출력 전압 $V_o$는 -15 (①번)

■ 1단계: CMOS 인버터 내부 소자 구성 검토 (보기 ③ 판별) • 상단 풀업(Pull-Up, PU) 소자는 전원 $V_{DD}$로 출력을 끌어올리기 위해 p-채널 MOSFET(PMOS)을 사용합니다. • 하단 풀다운(Pull-Down, PD) 소자는 접지로 출력을 끌어내리기 위해 n-채널 MOSFET(NMOS)을 사용합니다. • 따라서 PU를 n-채널, PD를 p-채널로 구성한다는 설명은 옳지 않습니다. ■ 2단계: 기타 보기 검토 • ①번: 입력 신호에 따라 두 스위치가 상보적으로 ON/OFF 동작을 수행합니다. • ②번: 전파 지연 시간보다 빠른 신호가 인가되면 정상적인 반전 동작을 수행하지 못합니다. • ④번: CMOS는 정적 상태에서는 누설 전류만 존재하고, 상태 천이 시 동적 충방전 전류 및 관통 전류로 인해 소비전력이 커집니다. ■ 최종 결과: • 옳지 않은 설명은 ③번

■ 1단계: 검사합(Checksum) 오류 제어 방식 검토 (보기 ④ 판별) • 검사합 방식은 데이터를 일정 비트 단위 블록으로 나눈 후 이진 덧셈(주로 1의 보수 덧셈)을 수행하여 검사합을 생성합니다. • 따라서 이진 곱셈을 기반으로 오류 검출을 수행한다는 설명은 옳지 않습니다. ■ 2단계: 기타 보기 검토 • ①번: 패리티 검사는 '1'의 개수가 짝수 또는 홀수가 되도록 패리티 비트를 부가합니다. • ②번: CRC는 생성 다항식을 이용한 이진 모듈로-2 나눗셈을 기반으로 오류를 검출합니다. • ③번: FEC는 수신 측에서 오류를 스스로 정정하므로 재전송을 위한 ACK/NAK 확인 응답 과정이 필요하지 않습니다. ■ 최종 결과: • 옳지 않은 설명은 ④번

■ 1단계: 이진부호화(Binary Encoding) 상태할당 시 플립플롭 수 (㉠) • $N=18$개의 상태를 표현하기 위한 최소 플립플롭 수 $n$: $$2^{n-1} < 18 \le 2^n \implies 2^4(16) < 18 \le 2^5(32)$$ • 따라서 필요한 플립플롭의 수는 5개입니다. ■ 2단계: One-Hot 상태할당 시 플립플롭 수 (㉡) • One-Hot 방식은 각 상태마다 1개의 독립된 플립플롭을 할당하므로 플립플롭 수는 상태 수와 같습니다. • 따라서 필요한 플립플롭의 수는 18개입니다. ■ 최종 결과: • ㉠ 5개, ㉡ 18개 (②번)

■ 1단계: 베이스 전류($I_B$) 계산 • 베이스 루프 KVL 수립 ($V_{CC} = 12\text{ V}, R_B = 240\text{ k}\Omega, V_{BE} = 0.7\text{ V}$): $$I_B = \frac{V_{CC} - V_{BE}}{R_B} = \frac{12\text{ V} - 0.7\text{ V}}{240\text{ k}\Omega} = \frac{11.3\text{ V}}{240\text{ k}\Omega} \approx 0.04708\text{ mA}$$ ■ 2단계: 컬렉터 전류 및 $V_{CE}$ 계산 • $\beta = 50$ 대입: $$I_C = \beta I_B = 50 \times 0.04708\text{ mA} \approx 2.354\text{ mA}$$ • 컬렉터 루프 KVL 적용 ($R_C = 2.2\text{ k}\Omega$): $$V_{CE} = V_{CC} - I_C R_C = 12\text{ V} - (2.354\text{ mA} \times 2.2\text{ k}\Omega) = 12\text{ V} - 5.179\text{ V} \approx 6.821\text{ V}$$ • 가장 가까운 값은 $6.83\text{ V}$입니다. ■ 최종 결과: • $V_{CE}$의 값은 약 6.83 (④번)

■ 1단계: 반도체 소자 특성 검토 (보기 ② 판별) • 발광 다이오드(LED)는 순방향 바이어스 인가 시 전자와 정공의 재결합 에너지가 빛의 형태로 방출됩니다. (옳은 설명) ■ 2단계: 기타 보기 검토 • ①번: MOSFET의 세 단자는 Gate, Source, Drain입니다. • ③번: BJT는 전자와 정공 두 종류의 캐리어가 모두 전류 전도에 기여하는 양극성 소자입니다. • ④번: FET는 단극성 소자이며, 2개의 PN 접합을 갖는 소자는 BJT입니다. ■ 최종 결과: • 올바른 설명은 ②번

■ 1단계: 입출력 파형 분석 • 입력 삼각파 $V_i$는 $\pm 10\text{ V}$ 진폭을 가집니다. • 출력 파형 $V_o$는 $V_i > -5\text{ V}$ 구간에서 $0\text{ V}$로 제한되고, $V_i < -5\text{ V}$ 구간에서 하향 삼각파 형태($V_o = V_i + 5\text{ V}$)로 나타나 최솟값 $-5\text{ V}$를 갖습니다. ■ 2단계: 보기 ②번 회로의 동작 확인 • 다이오드가 순방향 도통할 때($V_i + 5\text{ V} > 0 \implies V_i > -5\text{ V}$): 출력이 $0\text{ V}$로 단락됩니다. • 다이오드가 역방향 차단될 때($V_i < -5\text{ V}$): 다이오드가 개방되어 $V_o = V_i + 5\text{ V}$가 됩니다 ($V_i = -10\text{ V}$일 때 $V_o = -5\text{ V}$). • 따라서 주어진 출력 파형을 형성하는 회로는 ②번입니다. ■ 최종 결과: • 올바른 회로는 ②번

■ 1단계: 각 회로의 출력 파형 비교 • RC 발진 회로, LC 발진 회로, 수정 발진 회로는 주파수 선택성 궤환 회로망을 통해 정현파(Sine wave)를 생성합니다. • 슈미트 트리거 회로는 이중 임계 전압(UTP, LTP)을 갖는 비교기 회로로, 입력에 대해 양/음의 포화 전압 사이를 전환하여 구형파/펄스파(Square wave)를 출력합니다. ■ 최종 결과: • 출력 파형이 나머지 셋과 다른 것은 슈미트 트리거 회로 (③번)

■ 1단계: 카르노 맵 간소화 식 검토 • 무관 조건(X)을 적절히 묶었을 때 얻을 수 있는 유효한 간소화 식들: - $AB + B'D$ (②번) - $AB + C'D$ (③번) - $AB + BC' + D$ (④번) ■ 2단계: 옳지 않은 식 판별 (보기 ①) • ①번 식 $AB + BD + CD$는 무관 조건 활용이 최적화되지 않아 불필요한 잉여 항이 포함된 부정확한 식입니다. ■ 최종 결과: • 실현한 것으로 옳지 않은 식은 ①번

■ 1단계: 캐스코드(Cascode) 증폭기의 무부하 전압 이득 수식 수립 • 캐스코드 증폭기(CE-CB 구조)의 전압 이득 근사식: $$A_v \approx -g_{m1} R_C \approx -\frac{R_C}{r_{e1}}$$ ■ 2단계: 수치 대입 및 계산 • $r_e = 6.8\text{ }\Omega, R_C = 1.8\text{ k}\Omega = 1,800\text{ }\Omega$ 대입: $$A_v \approx -\frac{1800\text{ }\Omega}{6.8\text{ }\Omega} \approx -264.7 \approx -265$$ ■ 최종 결과: • 무부하 전압 이득은 약 -265 (①번)