2020년 전자공학개론 (국가직)

■ 1단계: OSI 7계층별 주요 기능 분석 • 물리 계층 (Physical Layer): - 기계적, 전기적, 기능적 인터페이스 특성을 정의하며, 물리적 전송 매체를 통해 비트(Bit) 스트림을 전송합니다. (③번 옳은 설명) • 데이터링크 계층 (Data Link Layer): - 직접 연결된 인접 노드(Node-to-Node) 간에 프레임 단위의 신뢰성 있고 안정적인 데이터 전송, 흐름 제어, 오류 제어를 수행합니다. (①번 옳은 설명) • 네트워크 계층 (Network Layer): - 패킷(Packet)을 최종 목적지까지 전달하기 위해 라우팅(Routing)을 수행하고 최적의 전송 경로를 설정합니다. (②번 옳은 설명) • 전송 계층 (Transport Layer): - 종단 간(End-to-End) 신뢰성 있는 데이터 전송을 보장하며 세그먼트 분할, 다중화, 오류 제어 및 흐름 제어를 담당합니다. • 표현 계층 (Presentation Layer): - 서로 다른 데이터 표현 방식을 변환(인코딩/디코딩)하고, 데이터의 **암호화/복호화**, **압축/해제** 기능을 수행합니다. ■ 2단계: 오답 판별 • 데이터의 암호화 및 압축은 전송 계층(Transport Layer)이 아닌 **표현 계층(Presentation Layer)**의 고유 기능입니다. (④번 옳지 않음) ■ 최종 결과: • 옳지 않은 설명은 ④번

■ 1단계: 등가 저항($R_{th} = R_N$) 계산 • 회로 내 모든 독립 전원을 비활성화합니다: - 독립 전압원: 단락(Short) - 독립 전류원: 개방(Open) • 출력 단자에서 바라본 등가 합성 저항: $$R_{th} = (5\text{ }\Omega \parallel 20\text{ }\Omega) + 4\text{ }\Omega$$ $$5 \parallel 20 = \frac{5 \times 20}{5 + 20} = \frac{100}{25} = 4\text{ }\Omega$$ $$R_{th} = 4\text{ }\Omega + 4\text{ }\Omega = 8\text{ }\Omega$$ ■ 2단계: 테브난 등가 전압($V_{th}$) 계산 (중첩의 원리) • 개방 단자 전압($V_{oc} = V_{th}$)을 구하기 위해 중첩의 원리를 적용합니다 ($4\text{ }\Omega$ 저항에는 개방 단자이므로 전류가 흐르지 않음): 1. **$25\text{ V}$ 전압원 단독 인가 시 ($3\text{ A}$ 전류원 개방):** $$V_{oc1} = 25\text{ V} \times \frac{20\text{ }\Omega}{5\text{ }\Omega + 20\text{ }\Omega} = 25 \times \frac{20}{25} = 20\text{ V}$$ 2. **$3\text{ A}$ 전류원 단독 인가 시 ($25\text{ V}$ 전압원 단락):** $$V_{oc2} = 3\text{ A} \times (5\text{ }\Omega \parallel 20\text{ }\Omega) = 3 \times 4 = 12\text{ V}$$ 3. **합산된 테브난 등가 전압:** $$V_{th} = V_{oc1} + V_{oc2} = 20\text{ V} + 12\text{ V} = 32\text{ V}$$ ■ 3단계: 노턴 등가 전류($I_N$) 산출 및 등가회로 결정 • 노턴 등가 전류: $$I_N = \frac{V_{th}}{R_{th}} = \frac{32\text{ V}}{8\text{ }\Omega} = 4\text{ A}$$ • 회로의 등가 표현: - **테브난 등가회로:** $32\text{ V}$ 전압원과 $8\text{ }\Omega$ 저항이 직렬 연결 - **노턴 등가회로:** $4\text{ A}$ 전류원과 $8\text{ }\Omega$ 저항이 병렬 연결 ■ 최종 결과: • 올바른 등가회로는 ①번

■ 1단계: 비동기 리셋 D 플립플롭의 동작 규칙 • 비동기 리셋($\overline{\text{Reset}}$ 또는 $\text{Reset}$): - 리셋이 활성화($\text{Reset} = 0$)된 구간에서는 클록(CK)과 무관하게 즉시 출력 $Y(Q) = 0$으로 클리어됩니다. - 리셋이 비활성화($\text{Reset} = 1$)되면 통상적인 상승 에지(Rising Edge) 트리거 D 플립플롭으로 동작하여, 클록 상승 에지 시점의 입력 $X(D)$ 값을 출력 $Y$로 래치(Latch)합니다. ■ 2단계: 타이밍도 시점별 파형 분석 • $t_1 \sim t_4$ 구간: $\text{Reset} = 0$이므로 비동기 리셋에 의해 무조건 $Y = 0$입니다. • $t_4 \sim t_5$ 구간: $\text{Reset} = 1$로 해제되지만, 클록 상승 에지가 발생하기 전이므로 이전 상태 $Y = 0$을 유지합니다. • $t_5$ 시점 (클록 상승 에지): $\text{Reset} = 1$이고 입력 $X = 1$이므로 출력 $Y$는 $1$로 전이됩니다. • $t_5 \sim t_9$ 구간: 다음 상승 에지 전까지 클록 하강 에지 및 $X$의 변화와 무관하게 $Y = 1$ 상태를 유지합니다. • $t_9$ 시점 (클록 상승 에지): $\text{Reset} = 1$이고 입력 $X = 0$이므로 출력 $Y$는 $0$으로 전이됩니다. • $t_9 \sim t_{12}$ 구간: 이후 클록 상승 에지($t_{10}$) 등에서 샘플링된 값에 의해 $Y = 0$을 계속 유지합니다. ■ 3단계: 출력 파형 종합 • 따라서 출력 신호 $Y$는 $t_5$에서 $t_9$ 구간 동안만 $1$이 됩니다. ■ 최종 결과: • 올바른 출력 파형은 ①번

■ 1단계: 주요 디지털 코드의 정의 및 특징 분석 • ASCII(American Standard Code for Information Interchange) 코드: - 표준 아스키 코드는 $7\text{ bit}$ 크기로 $128(2^7)$개의 문자를 표현합니다 (통신 시 패리티 비트 $1\text{ bit}$를 추가하여 $8\text{ bit}$ 단위로 전송). $12\text{ bit}$ 크기라는 설명은 옳지 않습니다. (①번 옳지 않음) • 순환중복검사(CRC, Cyclic Redundancy Check): - 다항식 연산(Modulo-2 나눗셈)을 기반으로 데이터 프레임 전송 시 발생하는 다중 비트 오류 및 '버스트(Burst) 오류'를 신뢰성 있게 검출하기 위한 오류 검출 기법입니다. 특정 MSB 오류만을 검출하기 위한 것이 아닙니다. (②번 옳지 않음) • BCD(Binary Coded Decimal, 2진화 10진) 코드: - 10진수 $0 \sim 9$의 1자리를 표현하기 위해 4개의 2진 비트($8421$ 코드)를 대응시키는 코드이므로 크기는 $4\text{ bit}$입니다. (③번 옳지 않음) ■ 2단계: 그레이 코드(Gray Code) 변환 원리 (보기 ④ 판별) • 2진수 $(B_n B_{n-1} \cdots B_1)$를 그레이 코드 $(G_n G_{n-1} \cdots G_1)$로 변환하는 규칙: - $\text{MSB}: G_n = B_n$ (최상위 비트는 그대로 유지) - 나머지 비트: $G_k = B_{k+1} \oplus B_k \quad (k = 1, 2, \dots, n-1)$ • 따라서 그레이 코드의 MSB는 대응하는 2진 코드의 MSB와 항상 일치합니다. (④번 옳은 설명) ■ 최종 결과: • 옳은 설명은 ④번

■ 1단계: 정전압 출력 전압($V_{OUT}$) 계산 • 이상적인 연산증폭기의 가상 단락(Virtual Short)에 의해 반전(-) 단자와 비반전(+) 단자의 전위가 같아집니다 ($V_+ = V_-$). • 비반전 단자는 제너 다이오드에 의해 기준 전압으로 고정됩니다: $$V_+ = V_Z = 5.1\text{ V}$$ • 반전 단자는 출력 저항 분배 회로($R_1, R_2$)에 연결되어 있으므로: $$V_- = V_{OUT} \left(\frac{R_2}{R_1 + R_2}\right) = V_Z$$ $$V_{OUT} = V_Z \left(1 + \frac{R_1}{R_2}\right) = 5.1\text{ V} \times \left(1 + \frac{10\text{ k}\Omega}{10\text{ k}\Omega}\right) = 5.1 \times 2 = 10.2\text{ V}$$ ■ 2단계: 최대 부하 전류($I_L$) 계산 (전류 제한 회로 동작) • 감지 저항($R_S = 10\text{ }\Omega$)과 트랜지스터 $Q_2$는 **과전류 보호(Current Limiting)** 회로를 구성합니다. • 부하 전류 $I_L$이 증가하여 감지 저항 양단의 전압 강하가 $Q_2$의 베이스-이미터 도통 전압($V_{BE} = 0.7\text{ V}$)에 도달하면 $Q_2$가 턴온(ON)되어 $Q_1$의 베이스 전류를 차단·제한합니다: $$I_{L,\text{max}} \times R_S = V_{BE}$$ $$I_{L,\text{max}} = \frac{V_{BE}}{R_S} = \frac{0.7\text{ V}}{10\text{ }\Omega} = 0.07\text{ A} = 70\text{ mA}$$ ■ 최종 결과: • $V_{OUT} = 10.2\text{ V}$, $I_L = 70\text{ mA}$ (③번)

■ 1단계: 다이오드 차단(OFF) 상태 가정 및 노드 전압 해석 • 다이오드가 역바이어스(OFF)되어 개방(Open) 상태라고 가정합니다. • 다이오드가 개방되면 전류가 흐르지 않으므로 좌측 회로와 우측 회로는 독립적으로 분리됩니다: - **애노드(Anode) 측 전위($V_A$):** 좌측 $10\text{ V}$ 전원과 두 개의 $10\text{ }\Omega$ 저항에 의한 전압 분배가 발생합니다: $$V_A = 10\text{ V} \times \frac{10\text{ }\Omega}{10\text{ }\Omega + 10\text{ }\Omega} = 5\text{ V}$$ - **캐소드(Cathode) 측 전위($V_K$):** 우측 $10\text{ }\Omega$ 저항에는 전류가 흐르지 않아 전압 강하가 없으므로($0\text{ V}$), 우측 전원 전위가 그대로 나타납니다: $$V_K = 20\text{ V}$$ ■ 2단계: 다이오드 양단 전압($V_D$) 및 가정의 타당성 검증 • 다이오드 양단 전압 $V_D$ (애노드 전위 - 캐소드 전위): $$V_D = V_A - V_K = 5\text{ V} - 20\text{ V} = -15\text{ V}$$ • 이상적인 다이오드는 $V_D < 0\text{ V}$일 때 역바이어스 상태가 되어 도통하지 않으므로, 초기의 OFF 가정이 타당합니다. • 따라서 다이오드는 차단(OFF) 상태를 유지하며, 흐르는 전류는 $I_D = 0\text{ A}$입니다. ■ 최종 결과: • $V_D = -15\text{ V}$, $I_D = 0\text{ A}$ (①번)

■ 1단계: 증폭기의 주파수 응답 특성 분석 • 저주파 영역 (Low-Frequency Region): - 입·출력 결합 커패시터($C_C$) 및 이미터/소스 바이패스 커패시터($C_E, C_S$)의 리액턴스($X_C = \frac{1}{2\pi f C}$)가 저주파에서 커져 신호 전달을 방해하므로 이득이 감소합니다. (②번 옳은 설명) • 고주파 영역 (High-Frequency Region): - 트랜지스터 내부 접합부에 존재하는 기생 커패시턴스($C_{be}, C_{bc}$ 등) 및 배선 용량의 리액턴스가 작아져 신호를 접지로 바이패스시키므로 이득이 감쇄합니다. (①번 옳은 설명) • 대역폭(Bandwidth, $BW$) 정의: - 중간대역 최대 이득($A_{\text{mid}}$) 대비 전력이 절반($-3\text{ dB}$, 전압비 $\frac{1}{\sqrt{2}} \approx 0.707$)으로 떨어지는 저역 차단주파수($f_L$)와 고역 차단주파수($f_H$)의 차이를 대역폭이라고 정의합니다 ($BW = f_H - f_L \approx f_H$). (③번 옳은 설명) ■ 2단계: 이득-대역폭 곱(GBW) 트레이드오프 분석 (보기 ④ 판별) • 증폭기 회로에서는 **'이득-대역폭 곱(Gain-Bandwidth Product, GBW)'**이 일정하게 유지되는 특성이 있습니다: $$\text{GBW} = A_v \times BW = \text{Constant}$$ • 따라서 전압 이득($A_v$)을 증가시키면 대역폭($BW$)은 감소하며, 전압 이득을 낮추어야 대역폭이 넓어집니다. • '전압이득이 증가함에 따라 대역폭도 증가한다'는 ④번 설명은 옳지 않습니다. ■ 최종 결과: • 옳지 않은 설명은 ④번

■ 1단계: 크기 비교 조건($A > B$)의 최소항 분석 • 2비트 2진수 $A = (A_1, A_0)$, $B = (B_1, B_0)$에 대하여 $A > B$가 성립하는 조건: 1. **최상위 비트가 큰 경우 ($A_1 > B_1$):** $$A_1 = 1, \; B_1 = 0 \implies A_1 B_1'$$ 2. **최상위 비트가 같고 하위 비트가 큰 경우 ($A_1 = B_1$ 이고 $A_0 > B_0$):** - $A_1 = 0, B_1 = 0$ 일 때: $A_1' B_1' A_0 B_0'$ - $A_1 = 1, B_1 = 1$ 일 때: $A_1 B_1 A_0 B_0'$ ■ 2단계: 불 대수(Boolean Algebra) 식 전개 및 간소화 • 전체 논리식 $F$: $$F = A_1 B_1' + A_1' B_1' A_0 B_0' + A_1 B_1 A_0 B_0'$$ • 첫 번째 항과 세 번째 항의 묶음 정리: $$A_1 B_1' + A_1 B_1 A_0 B_0' = A_1 (B_1' + B_1 A_0 B_0')$$ 흡수 법칙($X + X'Y = X + Y$) 적용: $$= A_1 (B_1' + A_0 B_0') = A_1 B_1' + A_1 A_0 B_0'$$ • 첫 번째 항과 두 번째 항의 묶음 정리: $$A_1 B_1' + A_1' B_1' A_0 B_0' = B_1' (A_1 + A_1' A_0 B_0')$$ $$= B_1' (A_1 + A_0 B_0') = A_1 B_1' + A_0 B_1' B_0'$$ ■ 3단계: 최종 식 정리 및 보기 매칭 • 중복 항($A_1 B_1'$)을 고려하여 세 항을 조합: $$F = A_0 B_1' B_0' + A_1 B_1' + A_1 A_0 B_0'$$ • 따라서 ③번 식과 정확하게 일치합니다. ■ 최종 결과: • 올바른 대수식은 ③번

■ 1단계: BJT 컬렉터 포화 전류($I_{C(\text{sat})}$) 계산 • 트랜지스터가 포화(Saturation) 상태일 때 컬렉터 루프의 KVL(키르히호프 전압 법칙): $$V_{CC} - I_{C(\text{sat})} R_C - V_{\text{LED}} - V_{CE(\text{sat})} = 0$$ • 주어진 회로 파라미터($V_{CC} = 5\text{ V}$, $R_C = 1\text{ k}\Omega$, $V_{\text{LED}} = 1.15\text{ V}$, $V_{CE(\text{sat})} = 0.2\text{ V}$)를 대입: $$5\text{ V} - I_{C(\text{sat})}(1\text{ k}\Omega) - 1.15\text{ V} - 0.2\text{ V} = 0$$ $$I_{C(\text{sat})} = \frac{5\text{ V} - 1.35\text{ V}}{1\text{ k}\Omega} = 3.65\text{ mA}$$ • 계산된 포화 전류 $3.65\text{ mA}$는 LED 발광 최소 전류($3.5\text{ mA}$) 조건을 만족합니다. ■ 2단계: 동작 베이스 전류($I_B$) 계산 • BJT를 포화시키기 위한 최소 임계 베이스 전류($I_{B(\text{min})}$): $$I_{B(\text{min})} = \frac{I_{C(\text{sat})}}{\beta_{DC}} = \frac{3.65\text{ mA}}{100} = 0.0365\text{ mA} = 36.5\text{ }\mu\text{A}$$ • 문제 조건에 따라 확실한 포화를 위해 최소 전류의 $2$배를 인가: $$I_B = 2 \times I_{B(\text{min})} = 2 \times 0.0365\text{ mA} = 0.073\text{ mA}$$ ■ 3단계: 베이스 루프 KVL 적용 및 입력 전압($V_{\text{in}}$) 진폭 계산 • 베이스 입력 루프의 KVL 방정식: $$V_{\text{in}} - I_B R_B - V_{BE} = 0$$ $$V_{\text{in}} = I_B R_B + V_{BE}$$ • 주어진 저항값($R_B = 100\text{ k}\Omega$) 및 $V_{BE} = 0.7\text{ V}$ 대입: $$V_{\text{in}} = (0.073\text{ mA} \times 100\text{ k}\Omega) + 0.7\text{ V} = 7.3\text{ V} + 0.7\text{ V} = 8\text{ V}$$ ■ 최종 결과: • 필요한 입력 구형파 전압의 진폭은 $8\text{ V}$ (②번)

■ 1단계: 연산증폭기(OP-Amp)의 주요 특성 점검 • 입·출력 임피던스 특성: - 신호원의 부하 효과를 줄이고 부하로 전압을 손실 없이 전달하기 위해 입력 임피던스는 매우 크고($R_{in} \to \infty$), 출력 임피던스는 매우 작습니다($R_{out} \to 0$). (①번 옳은 설명) • 내부 회로 구조: - 매우 큰 개루프 전압 이득($A_{OL} \approx 10^5 \sim 10^6$)을 달성하기 위해 차동 입력단, 중간 이득 증폭단, 푸시풀 출력단 등의 다단(Multi-stage) 증폭 구조를 가집니다. (②번 옳은 설명) • 주파수 보상(Frequency Compensation): - 부귀환 구성 시 고주파 위상 지연에 의한 발진(Oscillation)을 방지하기 위해 내부 보상 커패시터를 내장합니다. 이로 인해 주파수가 증가할수록 전압 이득이 $-20\text{ dB/decade}$ 비율로 감소합니다. (④번 옳은 설명) ■ 2단계: 슬루율(Slew Rate, SR) 개념 및 오답 판별 (보기 ③ 판별) • 슬루율(SR)은 연산증폭기 출력이 단위 시간당 최대로 변할 수 있는 전압 변화율을 의미합니다: $$\text{SR} = \left. \frac{dv_o}{dt} \right|_{\max} \quad [\text{V}/\mu\text{s}]$$ • 따라서 **슬루율 값이 클수록** 출력 전압이 왜곡 없이 더 빠르게 변할 수 있습니다. 'SR 값이 작을수록 빠른 속도로 출력전압을 변화시킬 수 있다'는 설명은 옳지 않습니다. ■ 최종 결과: • 옳지 않은 설명은 ③번

■ 1단계: p채널 공핍형 MOSFET의 동작 원리 • 공핍형(Depletion-mode) 구조: 제조 공정상 물리적인 전도 채널이 이미 형성되어 있어 $V_{GS} = 0\text{ V}$일 때 최대 기준 포화 전류인 $I_D = I_{DSS}$가 흐릅니다. • 다수 캐리어(정공, Hole) 제어: - 공핍 모드 ($V_{GS} > 0\text{ V}$): 게이트에 양(+)의 전압을 인가하면 n형 기판의 전자가 채널 영역으로 유입되어 정공과 재결합하므로 전도 채널 폭이 좁아집니다. 그 결과 $V_{GS}$가 증가할수록 드레인 전류 $I_D$가 감소하며, 차단 전압인 $V_{GS(\text{off})} > 0\text{ V}$에서 채널이 완전히 닫힙니다 ($I_D = 0$). - 증가 모드 ($V_{GS} < 0\text{ V}$): 게이트에 음(-)의 전압을 인가하면 채널 내로 정공이 추가로 유인되어 채널이 확장되므로 $I_D > I_{DSS}$로 전류가 증가합니다. ■ 2단계: 전달특성 방정식(Shockley Equation) 및 곡선 형태 • p채널 공핍형 MOSFET의 전달특성 방정식: $$I_D = I_{DSS} \left(1 - \frac{V_{GS}}{V_{GS(\text{off})}}\right)^2 \quad (V_{GS(\text{off})} > 0)$$ • $V_{GS} = 0\text{ V}$에서 $I_D = I_{DSS}$를 지나고, $V_{GS} > 0\text{ V}$ 구간에서 2차 곡선을 그리며 감소하여 양의 핀치오프 전압 $V_{GS(\text{off})}$에서 전류가 $0$이 되는 곡선이 올바른 형태입니다. ■ 3단계: 보기별 곡선 특성 판별 • ①번 (정답): $V_{GS} = 0\text{ V}$에서 $I_{DSS}$, $V_{GS} > 0\text{ V}$에서 감소하여 $+V_{GS(\text{off})}$에서 $0$이 되는 p채널 공핍형 MOSFET 곡선 • ②번: $V_{GS} = 0\text{ V}$에서 $I_{DSS}$, $V_{GS} < 0\text{ V}$에서 감소하여 $-V_{GS(\text{off})}$에서 $0$이 되는 n채널 공핍형 MOSFET(또는 JFET) 곡선 • ③번, ④번: 문턱 전압($V_{th}$)을 넘어서야 도통하는 증가형(Enhancement-mode) MOSFET 곡선 ■ 최종 결과: • 올바른 전달특성곡선은 ①번

■ 1단계: 슈미트 트리거(Schmitt Trigger)의 기본 특성 • 슈미트 트리거는 연산증폭기의 출력을 비반전(+) 입력 단자로 되먹이는 정귀환(Positive Feedback) 구조의 비교기 회로입니다. • 상한 임계치(UTP)와 하한 임계치(LTP)를 두어 히스테리시스(이력 현상) 특성을 갖습니다. (③번 옳은 설명) • 히스테리시스 특성 덕분에 입력 신호에 포함된 고주파 잡음이나 떨림(Jitter)에 오동작하지 않고 선명한 펄스 구형파 출력을 생성합니다. (①번 옳은 설명) ■ 2단계: 회로 구조 판별 (반전 vs 비반전) • 입력 신호 $V_s$와 귀환 저항이 모두 연산증폭기의 비반전(+) 입력 단자에 연결되고 반전(-) 단자가 접지되어 있는 구조는 **비반전형 슈미트 트리거(Non-inverting Schmitt Trigger)** 회로입니다. • 반전형 슈미트 트리거는 입력 신호 $V_s$가 반전(-) 단자로 인가되고, 기준 전압과 귀환 저항이 비반전(+) 단자에 연결되어야 합니다. • 따라서 '주어진 회로는 반전형 슈미트 트리거 회로로 동작한다'는 설명은 옳지 않습니다. (④번 옳지 않음) ■ 최종 결과: • 옳지 않은 설명은 ④번

■ 1단계: 프리엠퍼시스와 디엠퍼시스의 개념 및 동작 원리 • FM 통신 방식에서는 복조 후 출력 잡음의 전력 스펙트럼 밀도가 주파수의 제곱에 비례하여 증가하는 특성(포물선 잡음)이 있어, 고주파수 영역에서 신호 대 잡음비(SNR)가 크게 저하됩니다. • 프리엠퍼시스(Pre-emphasis): - 송신기 내 변조기 전단에 위치합니다. - 고주파 신호 성분을 미리 강조(증폭)하여 송신하는 고역통과필터(HPF) 회로입니다. (②, ③, ④번 옳은 설명) • 디엠퍼시스(De-emphasis): - 수신기 내 복조기 후단에 위치합니다. - 프리엠퍼시스로 강조되었던 고주파 신호를 원래 상태로 되돌리는 저역통과필터(LPF) 회로로, 이 과정에서 채널에서 유입된 고주파 잡음도 함께 감쇄되어 SNR이 복원됩니다. (②, ③번 옳은 설명) ■ 2단계: 목적 및 오답 판별 (보기 ① 판별) • 프리엠퍼시스와 디엠퍼시스를 연동하여 사용하는 근본적인 목적은 잡음의 영향을 크게 받는 **고주파 성분의 신호 대 잡음비(SNR)를 개선**하기 위함입니다. • 따라서 '저주파성분 신호대 잡음비를 개선하기 위한 회로이다'라는 설명은 옳지 않습니다. (①번 옳지 않음) ■ 최종 결과: • 옳지 않은 설명은 ①번

■ 1단계: 제너 다이오드 양단 제한 전압($V_Z'$) 도출 • 두 제너 다이오드 $D_1, D_2$가 서로 반대 방향으로 직렬(Back-to-Back) 연결되어 있습니다. • 한쪽 방향으로 전류가 흐를 때 한 다이오드는 순방향 도통($V_F = 0.7\text{ V}$), 다른 다이오드는 역방향 항복($V_Z = 4.3\text{ V}$)하므로 양단에 걸리는 총 제한 전압의 크기는 다음과 같습니다: $$V_Z' = V_Z + V_F = 4.3\text{ V} + 0.7\text{ V} = 5.0\text{ V}$$ ■ 2단계: 저항 분배비 및 출력 전압 한계식 수립 • 제너 다이오드 직렬단이 저항 분배 회로($R_1 = 2.5\text{ k}\Omega$, $R_2 = 1.5\text{ k}\Omega$)와 연동되어 출력 전압을 제한(Clamping)합니다. • 저항 $R_1$ 양단에 걸리는 전압이 제너 다이오드의 양단 전압 $V_Z' = 5.0\text{ V}$로 클램핑되므로: $$V_{R1} = V_{out} \left(\frac{R_1}{R_1 + R_2}\right) = V_Z'$$ $$V_{out} \left(\frac{2.5\text{ k}\Omega}{2.5\text{ k}\Omega + 1.5\text{ k}\Omega}\right) = 5.0\text{ V}$$ $$V_{out} \left(\frac{2.5}{4.0}\right) = V_{out} \times \frac{5}{8} = 5.0\text{ V}$$ ■ 3단계: 출력 전압의 최댓값 및 최솟값 계산 • 양(+)의 반주기에서 출력 전압의 최댓값: $$V_{out(\max)} = 5.0\text{ V} \times \frac{8}{5} = +8\text{ V}$$ • 음(-)의 반주기에서 출력 전압의 최솟값: $$V_{out(\min)} = -5.0\text{ V} \times \frac{8}{5} = -8\text{ V}$$ ■ 최종 결과: • 출력 전압의 최댓값과 최솟값은 각각 $8\text{ V}, -8\text{ V}$ (③번)

■ 1단계: 플립플롭별 입력 논리식 및 상태 방정식 도출 • 회로도로부터 플립플롭 A와 B의 J, K 입력 논리식을 유도합니다: - 플립플롭 A: $$J_A = B$$ $$K_A = \bar{X} B$$ - 플립플롭 B: $$J_B = \bar{X}$$ $$K_B = X \oplus A$$ • JK 플립플롭의 다음 상태(Next State) 동작 특성: - $J=0, K=0 \implies Q(t+1) = Q(t)$ (유지) - $J=0, K=1 \implies Q(t+1) = 0$ (리셋) - $J=1, K=0 \implies Q(t+1) = 1$ (셋) - $J=1, K=1 \implies Q(t+1) = \bar{Q}(t)$ (토글) ■ 2단계: $X = 1$일 때 보기별 다음 상태 $A(t+1)B(t+1)$ 계산 • 입력이 $X = 1$일 때의 입력식 단순화: - $\bar{X} = 0$이므로 $J_A = B, \; K_A = 0$ - $J_B = 0, \; K_B = 1 \oplus A = \bar{A}$ • ㄱ 계산 (현재 상태 $AB = 00$, $X = 1$): - $J_A = 0, K_A = 0 \implies A(t+1) = 0$ (유지) - $J_B = 0, K_B = \bar{0} = 1 \implies B(t+1) = 0$ (리셋) - 따라서 $A(t+1)B(t+1) = 0 0$ (ㄱ : 0 0, 옳은 설명) • ㄴ 계산 (현재 상태 $AB = 01$, $X = 1$): - $J_A = 1, K_A = 0 \implies A(t+1) = 1$ (셋) - $J_B = 0, K_B = \bar{0} = 1 \implies B(t+1) = 0$ (리셋) - 따라서 $A(t+1)B(t+1) = 1 0$ (ㄴ은 $1 0$이어야 하므로 ②번은 옳지 않음) • ㄷ 계산 (현재 상태 $AB = 10$, $X = 1$): - $J_A = 0, K_A = 0 \implies A(t+1) = 1$ (유지) - $J_B = 0, K_B = \bar{1} = 0 \implies B(t+1) = 0$ (유지) - 따라서 $A(t+1)B(t+1) = 1 0$ (ㄷ : 1 0, 옳은 설명) • ㄹ 계산 (현재 상태 $AB = 11$, $X = 1$): - $J_A = 1, K_A = 0 \implies A(t+1) = 1$ (셋) - $J_B = 0, K_B = \bar{1} = 0 \implies B(t+1) = 1$ (유지) - 따라서 $A(t+1)B(t+1) = 1 1$ (ㄹ : 1 1, 옳은 설명) ■ 최종 결과: • 옳지 않은 것은 ②번 (ㄴ : 1 0)

■ 1단계: 각 회로별 출력 함수 $F$의 논리식 유도 • ㄱ 회로 (4개의 2입력 NAND 게이트로 구성된 표준 회로): - 1단 NAND 출력: $\overline{AB}$ - 2단 상단 NAND 출력: $\overline{A \cdot \overline{AB}} = \bar{A} + AB = \bar{A} + B$ - 2단 하단 NAND 출력: $\overline{B \cdot \overline{AB}} = \bar{B} + AB = \bar{B} + A$ - 최종 3단 NAND 출력 $F$: $$F = \overline{(\bar{A} + B)(\bar{B} + A)} = \overline{(\bar{A} + B)} + \overline{(\bar{B} + A)} = A\bar{B} + \bar{A}B = A \oplus B$$ • ㄴ 회로 (NAND, OR, AND 게이트 조합): - 상단 NAND 출력: $\overline{AB} = \bar{A} + \bar{B}$ - 하단 OR 출력: $A + B$ - 최종 AND 출력 $F$: $$F = (\bar{A} + \bar{B})(A + B) = \bar{A}A + \bar{A}B + A\bar{B} + \bar{B}B = \bar{A}B + A\bar{B} = A \oplus B$$ • ㄷ 회로 (CMOS 전송 게이트 - TG 1): - 상단 TG: 제어 신호 $A=0$($\bar{A}=1$)일 때 도통하여 입력 $B$ 전달 $\implies \bar{A}B$ - 하단 TG: 제어 신호 $A=1$일 때 도통하여 입력 $\bar{B}$ 전달 $\implies A\bar{B}$ - 합성 출력 $F$: $$F = \bar{A}B + A\bar{B} = A \oplus B$$ • ㄹ 회로 (CMOS 전송 게이트 - TG 2): - 상단 TG: 제어 신호 $B=0$($\bar{B}=1$)일 때 도통하여 입력 $A$ 전달 $\implies A\bar{B}$ - 하단 TG: 제어 신호 $B=1$일 때 도통하여 입력 $\bar{A}$ 전달 $\implies \bar{A}B$ - 합성 출력 $F$: $$F = A\bar{B} + \bar{A}B = A \oplus B$$ ■ 2단계: 결과 종합 • 네 회로(ㄱ, ㄴ, ㄷ, ㄹ) 모두 배타적 논리합(XOR)인 $F = A \oplus B$를 구현한 회로입니다. ■ 최종 결과: • 논리함수식이 같은 회로는 ㄱ, ㄴ, ㄷ, ㄹ (④번)

■ 1단계: 콜피츠(Colpitts) 발진기의 각 소자별 기능 분석 • 회로 구조: 공통 이미터(CE) 증폭기를 기반으로 인덕터 $L$과 두 개의 직렬 커패시터($C_3, C_4$)로 구성된 LC 탱크 공진 회로가 피드백 루프를 형성하는 전형적인 콜피츠 발진기입니다. • $C_1$: 출력단에서 베이스 입력단으로의 직류 성분을 차단하고 교류 피드백 신호만을 전달하는 AC 결합(Coupling) 커패시터입니다. (①번 옳은 설명) • $R_1, R_2$: 트랜지스터(BJT)의 안정적인 직류 동작점(Q-point)을 설정하기 위한 전압 분배 바이어스 저항입니다. (②번 옳은 설명) • RFC (Radio Frequency Choke): 고주파 발진 교류 신호가 직류 전원($V_{CC}$)으로 빠져나가는 것을 막기 위해 발진주파수에서 매우 큰 유도성 리액턴스($X_L = 2\pi f L$)를 갖도록 설계된 고주파 초크 코일입니다. (④번 옳은 설명) ■ 2단계: 발진주파수 공식 판별 (보기 ③ 판별) • 콜피츠 발진회로의 공진 탱크 회로를 구성하는 커패시터는 $C_3$와 $C_4$입니다. • 공진 탱크의 등가 커패시턴스($C_{\text{eq}}$): $$C_{\text{eq}} = \frac{C_3 C_4}{C_3 + C_4}$$ • 따라서 올바른 발진주파수($f_o$) 공식은 다음과 같습니다: $$f_o = \frac{1}{2\pi \sqrt{L C_{\text{eq}}}} = \frac{1}{2\pi \sqrt{L \frac{C_3 C_4}{C_3 + C_4}}}$$ • ③번 보기는 결합 커패시터($C_1, C_2$)를 사용하여 수식을 표기하였으므로 옳지 않습니다. ■ 최종 결과: • 옳지 않은 설명은 ③번

■ 1단계: 베이스 전압($V_B$) 계산 • $\beta_{DC} R_E \gg R_2$ 조건이 성립하므로 베이스 전류에 의한 부하 효과를 무시하고 전압 분배 근사 해석을 적용합니다. • 전원 전압($V_{CC} = 12\text{ V}$)과 분배 저항($R_1 = 20\text{ k}\Omega$, $R_2 = 4\text{ k}\Omega$)에 의한 베이스 전위: $$V_B = V_{CC} \left(\frac{R_2}{R_1 + R_2}\right) = 12\text{ V} \times \frac{4\text{ k}\Omega}{20\text{ k}\Omega + 4\text{ k}\Omega} = 12 \times \frac{4}{24} = 2.0\text{ V}$$ ■ 2단계: 이미터 전압($V_E$) 및 컬렉터 전류($I_C$) 계산 • 이미터 전위 $V_E$: $$V_E = V_B - V_{BE} = 2.0\text{ V} - 0.7\text{ V} = 1.3\text{ V}$$ • 이미터 전류 $I_E$ 및 컬렉터 전류 $I_C$ ($I_C \approx I_E$ 적용): $$I_C \approx I_E = \frac{V_E}{R_E} = \frac{1.3\text{ V}}{650\text{ }\Omega} = 0.002\text{ A} = 2\text{ mA}$$ ■ 3단계: 컬렉터-이미터 전압($V_{CE}$) 계산 • 컬렉터-이미터 루프의 KVL(키르히호프 전압 법칙): $$V_{CC} - I_C R_C - V_{CE} - V_E = 0$$ $$V_{CE} = V_{CC} - I_C R_C - V_E$$ • 주어진 파라미터($R_C = 1\text{ k}\Omega$) 대입: $$V_{CE} = 12\text{ V} - (2\text{ mA} \times 1\text{ k}\Omega) - 1.3\text{ V} = 12 - 2.0 - 1.3 = 8.7\text{ V}$$ ■ 최종 결과: • DC 동작점의 컬렉터-이미터 전압 $V_{CE}$는 $8.7\text{ V}$ (③번)

■ 1단계: SCR(Silicon Controlled Rectifier)의 도통 특성 • SCR은 애노드-캐소드 사이에 순방향 전압($V_{AK} > 0$)이 인가된 상태에서 게이트 단자에 트리거 펄스가 인가될 때 도통(Turn-on)합니다. • 차단 상태(OFF): - SCR이 도통하기 전에는 전류가 흐르지 않으므로 부하 저항 양단 전압은 $V_R = 0\text{ V}$이고, 입력 전압 전체가 SCR 양단에 걸립니다 ($V_{AK} = V_{\text{in}}$). • 도통 상태(ON): - 게이트 펄스 인가 즉시 SCR이 도통하여 $V_{AK} \approx 0\text{ V}$로 떨어지고, 입력 전압이 부하 저항으로 전달되어 $V_R = V_{\text{in}}$이 됩니다. ■ 2단계: 파형 분석을 통한 트리거 인가 시점 판별 • $a \sim b$ 구간: 입력 전압이 양(+)의 값이나 SCR이 차단되어 $V_{AK} = V_{\text{in}}$, $V_R = 0\text{ V}$를 유지합니다. • $b$ 시점: 실선($V_{AK}$)이 급격히 $0\text{ V}$로 떨어지고, 점선($V_R$)이 입력 파형을 따라 급상승하므로 이 시점에 **첫 번째 게이트 펄스**가 인가되어 턴온되었음을 알 수 있습니다. • $c \sim e$ 구간: 음(-)의 반주기($c \sim d$)에서 역바이어스로 자동 소호(Turn-off)된 후, 다시 양(+)의 반주기($d \sim e$)로 전환되어 차단 상태를 유지합니다. • $e$ 시점: 다시 $V_{AK}$가 $0\text{ V}$로 급감하고 $V_R$이 도통 파형을 시작하므로 **두 번째 게이트 펄스**가 인가된 시점입니다. ■ 3단계: 종합 결론 • 따라서 게이트 펄스가 인가되는 시점은 $b$와 $e$입니다. ■ 최종 결과: • 올바른 인가 시점은 ②번 ($b, e$)

■ 1단계: 바이패스 커패시터($C_3$)가 없을 때의 소신호 저항($r_e$) 도출 • 바이패스 커패시터가 없는 공통 이미터(CE) 증폭기의 소신호 전압 이득의 크기($A_{v1}$): $$A_{v1} = \frac{R_C}{r_e + R_E}$$ • 주어진 파라미터($R_C = 5\text{ k}\Omega$, $R_E = 1\text{ k}\Omega$, $A_{v1} = 4.9$)를 대입: $$\frac{5\text{ k}\Omega}{r_e + 1\text{ k}\Omega} = 4.9$$ $$r_e + 1\text{ k}\Omega = \frac{5\text{ k}\Omega}{4.9} = \frac{50}{49}\text{ k}\Omega$$ $$r_e = \frac{50}{49}\text{ k}\Omega - 1\text{ k}\Omega = \frac{1}{49}\text{ k}\Omega$$ ■ 2단계: 바이패스 커패시터($C_3$)가 연결된 경우의 전압 이득($A_{v2}$) 계산 • 충분히 큰 동작 주파수에서 $C_3$는 교류 단락(AC Short)되어 이미터 저항 $R_E$를 접지로 바이패스시킵니다. • 따라서 바이패스 커패시터가 연결되었을 때의 전압 이득 크기($A_{v2}$): $$A_{v2} = \frac{R_C}{r_e}$$ • 1단계에서 구한 $r_e = \frac{1}{49}\text{ k}\Omega$와 $R_C = 5\text{ k}\Omega$ 대입: $$A_{v2} = \frac{5\text{ k}\Omega}{\frac{1}{49}\text{ k}\Omega} = 5 \times 49 = 245$$ ■ 최종 결과: • 바이패스 커패시터가 있을 때의 전압 이득은 $245$ (③번)