2018년 전자공학개론 (국가직)

■ 1단계: 최소 샘플링 주파수 계산 (나이키스트 표본화 정리) • 나이키스트 샘플링 정리에 따르면, 최대 주파수가 $f_{\text{max}}$인 대역 제한 신호를 왜곡 없이 복원하기 위한 최소 샘플링 주파수 $f_s$는 신호 대역폭(최대 주파수)의 2배 이상이어야 합니다: $$f_s \ge 2 f_{\text{max}} = 2 \times 10\text{ kHz} = 20\text{ kHz}$$ • 따라서 (ㄱ) 최소 샘플링 주파수는 $20\text{ kHz}$입니다. ■ 2단계: 양자화 표본값 표현을 위한 최소 비트 수 계산 • 양자화 레벨 수 $M = 126$을 2진 부호화(Binary Encoding)하기 위해 필요한 비트 수를 $n$이라 할 때, 다음 부등식을 만족해야 합니다: $$2^n \ge M \implies 2^n \ge 126$$ • $n$은 정수이므로: - $n = 6$일 때: $2^6 = 64 < 126$ (부족) - $n = 7$일 때: $2^7 = 128 \ge 126$ (만족) • 따라서 (ㄴ) 최소 비트 수는 $7$입니다. ■ 최종 결과: • ㄱ: 20, ㄴ: 7 (③번)

■ 1단계: BJT와 MOSFET의 주요 특성 비교 • 다수 캐리어 소자(단극성): - MOSFET은 전자 또는 정공 중 한 종류의 다수 캐리어에 의해서만 전류가 흐르는 단극성(Unipolar) 소자입니다. (①번 옳은 설명) • 입력 임피던스: - MOSFET은 절연된 산화막(Oxide) 게이트 구조를 가지므로 입력 임피던스가 매우 높고 직류 게이트 누설 전류가 거의 흐르지 않습니다. (②번 옳은 설명) • 집적도: - MOSFET은 BJT에 비해 구조가 단순하고 단위 소자 면적이 작아 고밀도 집적회로(VLSI) 제작에 유리합니다. (④번 옳은 설명) ■ 2단계: 동작 속도 및 고주파 특성 비교 (보기 ③ 판별) • BJT는 높은 상호컨덕턴스($g_m$)와 우수한 전류 구동 능력을 지니며 기생 커패시턴스의 영향이 상대적으로 작아, 고주파 증폭 및 초고속 아날로그 회로 설계에서 MOSFET보다 우수한 속도 특성을 나타냅니다. • 반면 MOSFET은 게이트 산화막에 의한 기생 커패시턴스의 충·방전 시간으로 인해 BJT 대비 스위칭 및 주파수 응답 한계가 존재합니다. • 따라서 "BJT에 비해 MOSFET은 속도가 빠르므로 고속 회로 설계에 더 적합하다"는 설명은 옳지 않습니다. (③번 옳지 않음) ■ 최종 결과: • 옳지 않은 설명은 ③번

■ 1단계: 상승 에지 트리거 J-K 플립플롭의 동작 특성 • 상승 에지(Rising Edge, $0 \to 1$) 시점의 $J, K$ 입력에 따른 차기 출력 $Q_{\text{next}}$: - $J=0, K=0 \implies Q_{\text{next}} = Q$ (유지) - $J=0, K=1 \implies Q_{\text{next}} = 0$ (리셋) - $J=1, K=0 \implies Q_{\text{next}} = 1$ (셋) - $J=1, K=1 \implies Q_{\text{next}} = \bar{Q}$ (반전, 토글) • 초기 상태: $t = t_0$에서 $Q = 1$ ■ 2단계: 클록 상승 에지 시점($t_1 \sim t_4$)별 출력 추적 • $t = t_1$ 시점: $J = 0, K = 1$ (리셋) $$Q(t_1) = 0$$ • $t = t_2$ 시점: $J = 1, K = 1$ (반전) $$Q(t_2) = \overline{Q(t_1)} = \bar{0} = 1$$ • $t = t_3$ 시점: $J = 0, K = 0$ (유지) $$Q(t_3) = Q(t_2) = 1$$ • $t = t_4$ 시점: $J = 1, K = 0$ (셋) $$Q(t_4) = 1$$ ■ 최종 결과: • $t_1, t_2, t_3, t_4$에서의 출력 $Q$는 차례대로 **0, 1, 1, 1** (③번)

■ 1단계: 특수 다이오드별 동작 원리 검토 • 발광 다이오드(LED): - 순방향 바이어스 인가 시 전자-정공의 재결합 에너지를 빛(광자) 형태로 방출합니다. (②번 옳은 설명) • PN 접합 다이오드의 공핍층: - 역방향 바이어스 인가 시 접합부의 다수 캐리어가 전극 쪽으로 끌려가 공핍층의 두께가 증가합니다. (③번 옳은 설명) • 광수신 다이오드(Photo Diode): - 역방향 바이어스 상태에서 빛 에너지를 흡수하여 전자-정공 쌍(EHP)을 생성하고 광전류를 발생시킵니다. (④번 옳은 설명) ■ 2단계: 제너 다이오드의 동작 특성 분석 (보기 ① 판별) • 제너 다이오드는 **역방향 바이어스**의 항복 영역(Breakdown Region)에서 역방향 전압이 일정하게 유지되는 성질(제너 항복 및 애벌런치 항복)을 이용하여 정전압 회로를 구성합니다. • 순방향 바이어스 상태에서는 일반 PN 접합 다이오드와 동일하게 약 $0.7\text{ V}$의 순방향 전압 강하만을 나타냅니다. • 따라서 "순방향 바이어스에서의 제너 항복현상"이라는 설명은 옳지 않습니다. (①번 옳지 않음) ■ 최종 결과: • 옳지 않은 설명은 ①번

■ 1단계: FM 통신의 삼각 잡음(Triangular Noise) 특성 • FM 복조기(주파수 변별기)의 출력 잡음 전력 스펙트럼 밀도는 주파수의 제곱($f^2$)에 비례하여 증가하는 삼각 잡음 특성을 가집니다. • 이로 인해 고주파수 신호 대역에서 신호 대 잡음비(SNR)가 급격히 저하되는 문제가 발생합니다. ■ 2단계: 프리엠퍼시스 / 디엠퍼시스 필터의 동작 및 목적 • 프리엠퍼시스(Pre-emphasis): - 송신단에서 잡음에 취약한 고주파 신호 성분을 미리 강조하여 변조 및 송신합니다. • 디엠퍼시스(De-emphasis): - 수신단에서 복조 후 강조되었던 고주파 신호를 원래 크기로 감쇠시켜 원래의 평탄한 신호로 복원합니다. - 이때 복조 과정에서 함께 유입된 **고주파 잡음 성분도 동시에 감쇠**되므로 전체 SNR이 향상됩니다. ■ 최종 결과: • 필터 사용 목적은 수신단 출력 잡음의 고주파 성분을 줄이기 위함입니다. (①번)

■ 1단계: 선형 시불변(LTI) 이산 시스템의 입출력 관계식 유도 • 주어진 임펄스 응답: $h[0] = 1, h[1] = -1$, 그 외 모든 $n$에서 $h[n] = 0$ • 출력 $y[n]$은 입력 $x[n]$과 임펄스 응답 $h[n]$의 합성곱 합(Convolution Sum)입니다: $$y[n] = x[n] * h[n] = \sum_{k=-\infty}^{\infty} x[k]h[n-k] = x[n]h[0] + x[n-1]h[1]$$ $$y[n] = x[n] - x[n-1]$$ ■ 2단계: 보기별 정오 판별 • ①번: 단위 임펄스 입력 $x[n] = \delta[n]$ 인가 시 출력 $y[n] = h[n]$이므로 $y[1] = h[1] = -1$ (옳은 설명) • ②번: 모든 $n$에서 $x[n] = 1$일 때, $y[n] = 1 - 1 = 0$ (옳은 설명) • ③번: 시불변(Time-Invariant) 시스템이므로 입력이 2만큼 지연된 $x[n-2]$에 대한 출력은 $y[n-2]$ (옳은 설명) • ④번: 출력식 $y[n] = x[n] - x[n-1]$은 현재 입력과 과거 입력에 의해서만 결정되는 인과적(Causal) 시스템이므로, 미래 입력 $x[n+1]$의 영향을 받지 않습니다. (④번 옳지 않음) ■ 최종 결과: • 옳지 않은 설명은 ④번

■ 1단계: 차동증폭기의 입력 임피던스($Z_{in}$) 계산 • 단일 입력(Single-ended input) 차동증폭기에서 교류 입력 전류는 1번 BJT의 베이스-이미터 저항($r'_e$)과 2번 BJT의 이미터-베이스 저항($r'_e$)을 직렬로 통과하여 AC 접지로 흐릅니다. • 따라서 베이스 단자에서 바라본 소신호 입력 임피던스는 다음과 같습니다: $$Z_{in} = 2 \beta_{ac} r'_e$$ • 주어진 파라미터($\beta_{ac} = 100$, $r'_e = 25\text{ }\Omega$)를 대입: $$Z_{in} = 2 \times 100 \times 25\text{ }\Omega = 5,000\text{ }\Omega = 5\text{ k}\Omega$$ ■ 2단계: 소신호 전압이득($A_v$) 및 출력전압($V_{out}$) 계산 • 단일 출력(Single-ended output) 차동증폭기의 전압이득 크기: $$A_v = \frac{V_{out}}{V_{in}} = \frac{R_C}{2r'_e}$$ • 컬렉터 저항 $R_C = 5\text{ k}\Omega$ 및 $r'_e = 25\text{ }\Omega$ 대입: $$A_v = \frac{5,000\text{ }\Omega}{2 \times 25\text{ }\Omega} = \frac{5,000}{50} = 100$$ • 입력 전압 $V_{in} = 1\text{ mV}$일 때의 출력 전압: $$V_{out} = A_v \times V_{in} = 100 \times 1\text{ mV} = 100\text{ mV}$$ ■ 최종 결과: • $Z_{in} = 5\text{ k}\Omega, \quad V_{out} = 100\text{ mV}$ (②번)

■ 1단계: 개방 루프 이득-대역폭 곱($\text{GBW}$) 계산 • 연산증폭기의 중간영역 개방루프 전압이득 $A_{OL} = 100\text{ dB}$를 선형 이득값으로 환산: $$20 \log_{10} A_{OL} = 100 \implies A_{OL} = 10^5$$ • 개방루프 고역 차단주파수 $f_{c,OL} = 10\text{ Hz}$일 때의 $\text{GBW}$ 산출: $$\text{GBW} = A_{OL} \times f_{c,OL} = 10^5 \times 10\text{ Hz} = 10^6\text{ Hz} = 1\text{ MHz}$$ ■ 2단계: 폐루프 전압이득 및 고역 차단주파수($f_c$) 계산 • 반전증폭기의 폐루프 전압이득 크기: $$|A_{CL}| = \frac{R_f}{R_1} = \frac{1\text{ M}\Omega}{10\text{ k}\Omega} = \frac{10^6\text{ }\Omega}{10^4\text{ }\Omega} = 100$$ • 이득-대역폭 곱의 일정성($\text{GBW} = |A_{CL}| \times f_c$)을 적용하여 차단주파수 도출: $$f_c = \frac{\text{GBW}}{|A_{CL}|} = \frac{10^6\text{ Hz}}{100} = 10^4\text{ Hz} = 10\text{ kHz}$$ ■ 최종 결과: • 고역 차단주파수는 $10\text{ kHz}$ (②번)

■ 1단계: 최대 전력 전달 조건 및 테브난 등가 저항($R_{th}$)의 관계 • 최대 전력 전달 정리(Maximum Power Transfer Theorem)에 따라 부하 저항 $R_L$에 최대 전력이 전달되는 조건: $$R_L = R_{th}$$ • 종속 전원이 포함된 회로이므로 독립 전압원을 단락(Short) 처리한 후, 부하 단자 $a\text{-}b$에 시험 전원(Test Source)을 인가하여 $R_{th}$를 구합니다. ■ 2단계: 시험 전원법(Test Source Method)을 통한 $R_{th}$ 계산 • 단자 $a\text{-}b$에 시험 전압 $V_t$를 인가하고 유입되는 시험 전류를 $I_t$라 하면, $V_{ab} = V_t$가 되므로 종속 전압원의 값은 $2V_{ab} = 2V_t$입니다. • 노드 $a$에서 키르히호프 전류 법칙(KCL)을 적용: $$I_t = \frac{V_t}{4\text{ }\Omega} + \frac{V_t - 2V_t}{6\text{ }\Omega} = \frac{V_t}{4} - \frac{V_t}{6}$$ $$I_t = V_t \left(\frac{3 - 2}{12}\right) = \frac{V_t}{12}$$ • 따라서 테브난 등가 저항 $R_{th}$는 다음과 같습니다: $$R_{th} = \frac{V_t}{I_t} = 12\text{ }\Omega$$ ■ 3단계: 최대 전력 전달을 위한 부하 저항값 결정 • 최대 전력 전달 조건을 적용하면: $$R_L = R_{th} = 12\text{ }\Omega$$ ■ 최종 결과: • 부하 저항 $R_L$의 값은 $12\text{ }\Omega$ (④번)

■ 1단계: 컨버터 토폴로지 판별 • 입력 직렬 인덕터 $L$, 접지 방향 스위치, 직렬 다이오드 및 병렬 커패시터 $C$와 부하 저항 $R$로 구성된 전형적인 **부스트 컨버터(Boost Converter, 승압형 DC-DC 변환기)** 회로입니다. ■ 2단계: 연속 전류 모드(CCM) 정상상태 출력 전압($V_{out}$) 계산 • 인덕터 전류가 연속(CCM)일 때, 부스트 컨버터의 입출력 전압 관계식은 듀티 사이클 $D$에 의해 다음과 같이 정의됩니다: $$V_{out} = \frac{V_s}{1 - D}$$ • 주어진 값($V_s = 1\text{ V}$, $D = 0.5$) 대입: $$V_{out} = \frac{1\text{ V}}{1 - 0.5} = \frac{1\text{ V}}{0.5} = 2\text{ V}$$ ■ 최종 결과: • 정상상태의 출력 전압 $V_{out}$은 $2\text{ V}$ (④번)

■ 1단계: CMOS 풀다운 네트워크(PDN)를 통한 출력 논리식 유도 • NMOS 풀다운 네트워크의 도통 조건: - NMOS $A$와 $B$가 병렬 연결되어 있고, 이 병렬 조합이 NMOS $C$와 직렬 연결되어 접지로 이어집니다 - 따라서 풀다운 도통 논리식은 $(A + B) \cdot C$입니다 • CMOS 출력 $Y$는 풀다운 논리식의 전체 부정이므로 다음과 같습니다 $$Y = \overline{(A + B) \cdot C}$$ ■ 2단계: 입력 조건별 출력값 $Y_1, Y_2$ 계산 • $Y_1$ 계산 ($A = 1, B = 1, C = 0$): $$Y_1 = \overline{(1 + 1) \cdot 0} = \overline{1 \cdot 0} = \bar{0} = 1$$ • $Y_2$ 계산 ($A = 0, B = 1, C = 1$): $$Y_2 = \overline{(0 + 1) \cdot 1} = \overline{1 \cdot 1} = \bar{1} = 0$$ ■ 최종 결과: • $Y_1 = 1, \quad Y_2 = 0$ (②번)

■ 1단계: 공통 컬렉터(CC, 이미터 팔로워) 증폭기의 특성 분석 • 전압 이득: 출력 신호가 이미터에서 추출되므로 전압 이득은 $1$보다 약간 작지만 거의 $1$에 가깝습니다 ($A_v \approx 1$) (①번 옳은 설명) • 임피던스 특성: 입력 저항이 매우 크고 출력 저항이 매우 작아 완충 증폭기(Buffer)로 널리 사용됩니다 (②번 옳은 설명) • 결합 커패시터: $C_1, C_2$는 직류 바이어스를 분리하고 교류 신호만 통과시키는 직류 차단(DC Blocking) 역할을 수행합니다 (③번 옳은 설명) ■ 2단계: 입출력 위상 관계 검토 (보기 ④ 판별) • 공통 이미터(CE) 증폭기는 $180^\circ$ 위상 반전이 일어나지만, 공통 컬렉터(CC) 증폭기는 출력 전압이 입력 전압을 그대로 추종하므로 **동위상($0^\circ$ 위상차)**을 유지합니다 • 따라서 "180도의 위상차가 난다"는 설명은 옳지 않습니다 (④번 옳지 않음) ■ 최종 결과: • 옳지 않은 설명은 ④번

■ 1단계: 바크하우젠 발진 조건(Barkhausen Criterion) • 지속적인 정상상태 발진을 유지하기 위한 루프 이득 $T(j\omega)$의 조건: 1. 루프 이득 크기: $|T| = 1$ 2. 루프 위상 편이: $\angle T = 360^\circ \times n \quad (n = 0, 1, 2, \dots)$ (정귀환 조건) ■ 2단계: 블록별 전달함수 결합을 통한 $A$ 및 $\theta$ 계산 • 각 블록의 전달 특성: - 반전증폭기: $A \angle 180^\circ$ - 감쇠기: $0.01 \angle 0^\circ$ - 위상변이증폭기: $1 \angle \theta$ • 크기 조건 만족: $$|T| = A \times 0.01 \times 1 = 1 \implies A = 100$$ • 위상 조건 만족: $$\angle T = 180^\circ + 0^\circ + \theta = 360^\circ \implies \theta = 180^\circ$$ ■ 최종 결과: • $A = 100, \quad \theta = 180^\circ$ (④번)

■ 1단계: MOSFET 문턱전압($V_{th}$)의 물리적 종속 변수 검토 • 기판 도핑 농도($N_A$): 도핑 농도가 높을수록 반전층 형성에 필요한 게이트 공핍 전하량이 커져 문턱전압이 증가합니다 (①번 옳은 설명). • 짧은 채널 효과(Short-Channel Effect): 채널 길이($L$)가 짧아지면 소스/드레인 접합부 공핍 영역의 전하 분담(Charge Sharing)으로 인해 문턱전압이 감소합니다 (③번 옳은 설명). • DIBL(드레인 유도 장벽 감소) 효과: 드레인-소스 전압($V_{DS}$)이 증가하면 채널 장벽이 낮아져 문턱전압이 감소합니다 (④번 옳은 설명). ■ 2단계: 좁은 채널 효과(Narrow-Channel Effect) 분석 (보기 ② 판별) • 채널 폭($W$)이 좁아질수록 채널 양쪽 가장자리의 프린징 전기장(Fringing Field)에 의해 추가적인 공핍 전하가 형성됩니다. • 따라서 동일한 반전층을 유도하기 위해 더 큰 게이트 전압이 요구되므로, 채널 폭이 좁아질수록 문턱전압은 **증가**합니다. • 따라서 "문턱전압은 감소한다"는 설명은 옳지 않습니다 (②번 옳지 않음). ■ 최종 결과: • 옳지 않은 설명은 ②번

■ 1단계: 마디 해석법(Nodal Analysis)을 통한 마디 전압($V_x$) 계산 • 중앙 상단 노드의 전압을 $V_x$라 하고, 키르히호프 전류 법칙(KCL)을 적용합니다: $$\frac{V_x - 16\text{ V}}{4\text{ k}\Omega} + 8\text{ mA} + \frac{V_x}{4\text{ k}\Omega + 8\text{ k}\Omega} = 0$$ • 양변에 $12\text{ k}\Omega$을 곱하여 정리: $$3(V_x - 16) + 12 \times 8 + V_x = 0$$ $$3V_x - 48 + 96 + V_x = 0$$ $$4V_x + 48 = 0 \implies V_x = -12\text{ V}$$ ■ 2단계: 전압 분배 법칙을 통한 부하 전압($V_L$) 계산 • 마디 전압 $V_x = -12\text{ V}$가 직렬 연결된 $4\text{ k}\Omega$과 $8\text{ k}\Omega$ 저항에 분배됩니다: $$V_L = V_x \times \frac{8\text{ k}\Omega}{4\text{ k}\Omega + 8\text{ k}\Omega} = -12\text{ V} \times \frac{8}{12} = -8\text{ V}$$ ■ 최종 결과: • 저항 $8\text{ k}\Omega$ 양단에 걸리는 전압 $V_L$은 $-8\text{ V}$ (①번)

■ 1단계: 2차 저역통과 필터(LPF) 판별 • 주어진 회로는 연산증폭기의 비반전 단자에 2차 RC망이 연결된 Sallen-Key 구조의 2극 능동 저역통과 필터(Low-Pass Filter)입니다. • 소자의 형태가 바뀌지 않고 저항값만 조정되므로, 회로의 근본적인 필터 형태인 저역통과 특성은 그대로 유지됩니다. ■ 2단계: 저항값 증가에 따른 차단주파수($f_c$) 계산 • 2차 Sallen-Key 능동 LPF의 고유 차단주파수 공식: $$f_c = \frac{1}{2\pi \sqrt{R_1 R_2 C_1 C_2}}$$ • 저항 $R_1$과 $R_2$를 각각 2배씩 증가시켰을 때의 새로운 차단주파수 $f'_c$: $$f'_c = \frac{1}{2\pi \sqrt{(2R_1)(2R_2)C_1 C_2}} = \frac{1}{2\pi \sqrt{4 R_1 R_2 C_1 C_2}} = \frac{1}{2} \times \frac{1}{2\pi \sqrt{R_1 R_2 C_1 C_2}} = \frac{f_c}{2}$$ • 따라서 필터의 저역통과 특성은 유지되며, 차단주파수는 기존의 절반인 $f_c/2$로 변합니다. ■ 최종 결과: • 이득 특성이 저역통과 필터 형태로 유지되며, 차단주파수가 $f_c/2$로 변한다 (③번)

■ 1단계: 각 논리 게이트별 출력식 유도 • 상단 경로: - NOT 게이트 출력: $\bar{C}$ - NOR 게이트 출력: $\overline{B + \bar{C}}$ - NAND 게이트 출력: $\overline{A \cdot \overline{(B + \bar{C})}}$ • 하단 경로: - NOR 게이트 출력: $\overline{C + D}$ • 최종 출력단 NAND 게이트: $$F = \overline{\overline{A \cdot \overline{(B + \bar{C})}} \cdot \overline{(C + D)}}$$ ■ 2단계: 드모르간 법칙을 이용한 논리식 간소화 • 드모르간 법칙($\overline{X \cdot Y} = \bar{X} + \bar{Y}$) 및 이중 부정 제거($\bar{\bar{X}} = X$) 적용: $$F = A \cdot \overline{(B + \bar{C})} + (C + D)$$ • 항 $\overline{B + \bar{C}}$에 드모르간 법칙 재적용: $$\overline{B + \bar{C}} = \bar{B} \cdot \bar{\bar{C}} = \bar{B}C$$ • 전체 식을 대입하여 정리: $$F = A\bar{B}C + C + D = C(A\bar{B} + 1) + D$$ • $X + 1 = 1$이므로: $$F = C(1) + D = C + D$$ ■ 최종 결과: • 출력 F의 논리식은 $C + D$ (②번)

■ 1단계: 주어진 논리식 전개 • 문제의 부울 대수식: $$F = XYZ + \bar{X}Y\bar{Z} + \bar{X}YZ + X\bar{Y}Z + XY\bar{Z}$$ ■ 2단계: 공통 인수를 이용한 항 결합 및 간소화 • $Y$를 포함하는 항들을 묶어 간소화: - $XYZ + XY\bar{Z} = XY(Z + \bar{Z}) = XY(1) = XY$ - $\bar{X}YZ + \bar{X}Y\bar{Z} = \bar{X}Y(Z + \bar{Z}) = \bar{X}Y(1) = \bar{X}Y$ • 결합된 식을 대입하여 다시 정리: $$F = XY + \bar{X}Y + X\bar{Y}Z = Y(X + \bar{X}) + X\bar{Y}Z = Y + X\bar{Y}Z$$ • 흡수 법칙($A + \bar{A}B = A + B$) 적용: $$F = Y + XZ$$ ■ 최종 결과: • 동일한 논리식은 $Y + XZ$ (④번)

■ 1단계: 포화 영역 동작 조건 및 출력 저항 분석 (보기 ①, ② 검증) • 포화 영역 동작 조건: n채널 MOSFET이 포화 영역에서 동작하려면 드레인-소스 전압이 오버드라이브 전압($V_{OV} = V_{GS} - V_{th}$) 이상이어야 합니다 ($V_{DS} \ge V_{OV}$). (①번 옳지 않음) • 증폭기 소신호 출력 저항($R_{out}$): $$R_{out} = r_o \parallel R_D = 10\text{ k}\Omega \parallel 10\text{ k}\Omega = 5\text{ k}\Omega$$ 따라서 출력저항은 $5\text{ k}\Omega$입니다. (②번 옳지 않음) ■ 2단계: 얼리 전압($V_A$)과 드레인 전류($I_D$)의 관계 검증 (보기 ③ 검증) • 소신호 출력 저항 공식: $$r_o = \frac{V_A}{I_D} \implies I_D = \frac{V_A}{r_o}$$ • 주어진 값($V_A = 20\text{ V}$, $r_o = 10\text{ k}\Omega$) 대입: $$I_D = \frac{20\text{ V}}{10\text{ k}\Omega} = 2\text{ mA}$$ • 따라서 옳은 설명입니다. (③번 옳은 설명) ■ 3단계: 소신호 전압 이득 및 데시벨(dB) 환산 (보기 ④ 검증) • 공통 소스(CS) 증폭기의 전압 이득 크기: $$|A_v| = g_m (r_o \parallel R_D) = (200\text{ mS}) \times (5\text{ k}\Omega) = 0.2\text{ S} \times 5,000\text{ }\Omega = 1,000$$ • 데시벨(dB) 환산: $$|A_v|_{\text{dB}} = 20 \log_{10}(1,000) = 20 \times 3 = 60\text{ dB}$$ • 따라서 전압이득은 $60\text{ dB}$입니다. (④번 옳지 않음) ■ 최종 결과: • 옳은 설명은 ③번

■ 1단계: 비반전 단자($+$)의 전위($V_+$) 계산 • 이상적인 연산증폭기의 입력 임피던스는 무한대이므로 입력 단자($+$, $-$)로 전류가 유입되지 않습니다. • 입력 전류원 $I_s = 2\text{ mA}$의 전류는 $2\text{ k}\Omega$ 저항으로 흐르지 않고 전량 접지 단자의 $1\text{ k}\Omega$ 저항으로 흐릅니다. • 따라서 마디 전압은 다음과 같습니다: $$V_{\text{node}} = I_s \times 1\text{ k}\Omega = 2\text{ mA} \times 1\text{ k}\Omega = 2\text{ V}$$ • $2\text{ k}\Omega$ 저항에는 전류가 흐르지 않아 전압 강하가 없으므로 비반전 단자 전위는 노드 전위와 같습니다: $$V_+ = V_{\text{node}} = 2\text{ V}$$ ■ 2단계: 가상 단락(Virtual Short) 및 출력 전압($V_{out}$) 계산 • 부귀환이 형성된 이상적인 연산증폭기이므로 가상 단락 조건($V_- = V_+ = 2\text{ V}$)이 성립합니다. • 비반전 증폭기 전압 이득 공식을 적용하여 출력 전압을 계산: $$V_{out} = V_+ \left(1 + \frac{10\text{ k}\Omega}{5\text{ k}\Omega}\right) = 2\text{ V} \times (1 + 2) = 6\text{ V}$$ ■ 최종 결과: • 출력 전압 $V_{out}$은 $6\text{ V}$ (④번)