다음 반전 증폭기 응용 회로에서 출력전압 는? (단, 연산증폭기는 이상적이다)
2023년 국가직 9급 전자공학개론 11번
2023년도 시행 • 11번 문항
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정답: 4번
■ 1단계: 가상 접지(Virtual Ground) 및 반전 가산기 수식 설정
• 비반전 입력 단자(+)가 접지($0\text{ V}$)되어 있으므로 이상적인 연산증폭기의 가상 단락에 의해 반전 입력 단자(-)의 전위 역시 접지 전위가 됩니다.
$V_- = 0\text{ V}$
• 이상적인 연산증폭기의 입력 임피던스는 무한대이므로 반전 단자 내부로 전류가 유입되지 않습니다.
■ 2단계: 반전 입력 노드에서의 KCL 적용 및 출력 전압($V_o$) 계산
• 반전 입력 노드로 유입되는 전류와 피드백 저항으로 유출되는 전류의 합:
$\frac{1\text{ V} - 0\text{ V}}{1\text{ k}\Omega} + \frac{2\text{ V} - 0\text{ V}}{2\text{ k}\Omega} + \frac{4\text{ V} - 0\text{ V}}{2\text{ k}\Omega} + \frac{V_o - 0\text{ V}}{10\text{ k}\Omega} = 0$
• 전류 항 정리 ($\text{mA}$ 단위):
$1 + 1 + 2 + \frac{V_o}{10} = 0$
$4 + \frac{V_o}{10} = 0 \quad \rightarrow \quad V_o = -40\text{ V}$
■ 최종 결과:
• $V_o = -40\text{ V}$ (④번)
• 비반전 입력 단자(+)가 접지($0\text{ V}$)되어 있으므로 이상적인 연산증폭기의 가상 단락에 의해 반전 입력 단자(-)의 전위 역시 접지 전위가 됩니다.
$V_- = 0\text{ V}$
• 이상적인 연산증폭기의 입력 임피던스는 무한대이므로 반전 단자 내부로 전류가 유입되지 않습니다.
■ 2단계: 반전 입력 노드에서의 KCL 적용 및 출력 전압($V_o$) 계산
• 반전 입력 노드로 유입되는 전류와 피드백 저항으로 유출되는 전류의 합:
$\frac{1\text{ V} - 0\text{ V}}{1\text{ k}\Omega} + \frac{2\text{ V} - 0\text{ V}}{2\text{ k}\Omega} + \frac{4\text{ V} - 0\text{ V}}{2\text{ k}\Omega} + \frac{V_o - 0\text{ V}}{10\text{ k}\Omega} = 0$
• 전류 항 정리 ($\text{mA}$ 단위):
$1 + 1 + 2 + \frac{V_o}{10} = 0$
$4 + \frac{V_o}{10} = 0 \quad \rightarrow \quad V_o = -40\text{ V}$
■ 최종 결과:
• $V_o = -40\text{ V}$ (④번)