다음 그림 (a)는 VDD를 논리 1로 하는 증가형 MOSFET로 구현한 논리게이트 회로이다. A와 B는 입력 이고 X는 출력이다. 이 논리 게이트 회로를 그림 (b)와 같 이 연결할 때, Y는?
2009년 국가직 9급 전자공학개론 14번
2009년도 시행 • 14번 문항
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정답: 2번
■ 1단계: 기본 단위 게이트 [그림 (a)]의 논리식 도출
• 풀업 PMOS 네트워크: 입력 $A, B$가 병렬 연결되어 둘 중 하나라도 0이면 1 출력
• 풀다운 NMOS 네트워크: 입력 $A, B$가 직렬 연결되어 둘 다 1일 때만 0 출력
• 따라서 그림 (a)는 2입력 CMOS NAND 게이트입니다:
$$X = \overline{AB}$$
■ 2단계: 전체 회로 [그림 (b)]의 출력 논리식($Y$) 구성
• 1단 상단 게이트 출력: $X_1 = \overline{AB}$
• 1단 하단 게이트 출력: $X_2 = \overline{CD}$
• 2단 최종 NAND 게이트 출력 $Y$:
$$Y = \overline{\overline{X_1 \cdot X_2} \cdot \overline{X_1 \cdot X_2} }= X_1 \cdot X_2 $$
■ 최종 결과:
• 출력 $Y$의 논리식은 $\overline{AB}\;\overline{CD}$ (②번)
• 풀업 PMOS 네트워크: 입력 $A, B$가 병렬 연결되어 둘 중 하나라도 0이면 1 출력
• 풀다운 NMOS 네트워크: 입력 $A, B$가 직렬 연결되어 둘 다 1일 때만 0 출력
• 따라서 그림 (a)는 2입력 CMOS NAND 게이트입니다:
$$X = \overline{AB}$$
■ 2단계: 전체 회로 [그림 (b)]의 출력 논리식($Y$) 구성
• 1단 상단 게이트 출력: $X_1 = \overline{AB}$
• 1단 하단 게이트 출력: $X_2 = \overline{CD}$
• 2단 최종 NAND 게이트 출력 $Y$:
$$Y = \overline{\overline{X_1 \cdot X_2} \cdot \overline{X_1 \cdot X_2} }= X_1 \cdot X_2 $$
■ 최종 결과:
• 출력 $Y$의 논리식은 $\overline{AB}\;\overline{CD}$ (②번)