다음 회로에서 입력신호 에 대한 전체 전압 이득 은? (단, 연산증폭기는 이상적이라고 가정한다)
2015년 국가직 9급 전자공학개론 4번
2015년도 시행 • 4번 문항
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정답: 1번
■ 1단계: 1단 연산증폭기 회로의 전압 이득($A_{v1}$) 계산
• 1단 OP-Amp는 입력 저항 $1\text{ k}\Omega$, 피드백 저항 $3\text{ k}\Omega$으로 구성된 반전증폭기입니다:
$$V'_o = -\frac{3\text{ k}\Omega}{1\text{ k}\Omega} v_{in} = -3 v_{in}$$
■ 2단계: 2단 연산증폭기 회로의 관계식 유도
• 2단 OP-Amp의 가상 단락($V_+ = V_-$) 및 피드백 회로망 해석:
- 비반전 단자 전압: $V_+ = \frac{1}{6} v_{out}$
- 반전 단자 전압: $V_- = \frac{2}{3} V'_o$
• $V_+ = V_-$ 조건 적용:
$$\frac{1}{6} v_{out} = \frac{2}{3} V'_o \implies v_{out} = 4 V'_o$$
■ 3단계: 전체 전압 이득($A_v$) 계산
• 1단계의 $V'_o$를 대입:
$$v_{out} = 4(-3 v_{in}) = -12 v_{in}$$
$$A_v = \frac{v_{out}}{v_{in}} = -12$$
■ 최종 결과:
• 전체 전압 이득은 $-12$ (①번)
• 1단 OP-Amp는 입력 저항 $1\text{ k}\Omega$, 피드백 저항 $3\text{ k}\Omega$으로 구성된 반전증폭기입니다:
$$V'_o = -\frac{3\text{ k}\Omega}{1\text{ k}\Omega} v_{in} = -3 v_{in}$$
■ 2단계: 2단 연산증폭기 회로의 관계식 유도
• 2단 OP-Amp의 가상 단락($V_+ = V_-$) 및 피드백 회로망 해석:
- 비반전 단자 전압: $V_+ = \frac{1}{6} v_{out}$
- 반전 단자 전압: $V_- = \frac{2}{3} V'_o$
• $V_+ = V_-$ 조건 적용:
$$\frac{1}{6} v_{out} = \frac{2}{3} V'_o \implies v_{out} = 4 V'_o$$
■ 3단계: 전체 전압 이득($A_v$) 계산
• 1단계의 $V'_o$를 대입:
$$v_{out} = 4(-3 v_{in}) = -12 v_{in}$$
$$A_v = \frac{v_{out}}{v_{in}} = -12$$
■ 최종 결과:
• 전체 전압 이득은 $-12$ (①번)