다음 왼쪽 회로를 오른쪽과 같이 표현하였을 때 이를 이용하여 반가산기의 합 비트를 구현한 회로로 옳은 것은?
2011년 국가직 9급 전자공학개론 18번
2011년도 시행 • 18번 문항
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정답: 4번
■ 1단계: TTL 게이트 소자의 논리 동작 판별
• 주어진 TTL 회로는 입력 $A, B$가 모두 1일 때만 출력이 0이 되고, 그 외에는 1을 출력하는 2입력 NAND 게이트입니다:
$$F = \overline{A \cdot B}$$
■ 2단계: 4개의 NAND 게이트를 이용한 XOR(반가산기 Sum) 구현
• 반가산기의 합 비트 논리식:
$$S = A \oplus B = A\bar{B} + \bar{A}B$$
• NAND 게이트 4개를 교차 대칭 연결하여 XOR을 구현하는 표준 결합 구조:
- 1단 공통 게이트: $G_1 = \overline{AB}$
- 2단 상/하단 게이트: $G_2 = \overline{A \cdot G_1}, \quad G_3 = \overline{B \cdot G_1}$
- 3단 최종 게이트: $G_4 = \overline{G_2 \cdot G_3} = A \oplus B$
• 이 연결 토폴로지를 갖는 회로는 ④번입니다.
■ 최종 결과:
• 반가산기의 합 비트를 올바르게 구현한 회로는 ④번입니다.
• 주어진 TTL 회로는 입력 $A, B$가 모두 1일 때만 출력이 0이 되고, 그 외에는 1을 출력하는 2입력 NAND 게이트입니다:
$$F = \overline{A \cdot B}$$
■ 2단계: 4개의 NAND 게이트를 이용한 XOR(반가산기 Sum) 구현
• 반가산기의 합 비트 논리식:
$$S = A \oplus B = A\bar{B} + \bar{A}B$$
• NAND 게이트 4개를 교차 대칭 연결하여 XOR을 구현하는 표준 결합 구조:
- 1단 공통 게이트: $G_1 = \overline{AB}$
- 2단 상/하단 게이트: $G_2 = \overline{A \cdot G_1}, \quad G_3 = \overline{B \cdot G_1}$
- 3단 최종 게이트: $G_4 = \overline{G_2 \cdot G_3} = A \oplus B$
• 이 연결 토폴로지를 갖는 회로는 ④번입니다.
■ 최종 결과:
• 반가산기의 합 비트를 올바르게 구현한 회로는 ④번입니다.