다음 CMOS 회로의 입력단자 A와 B에 5[V](로직레벨 ‘1’) 혹은 0[V](로직레벨 ‘0’)의 전압이 인가된다. 이 논리회로의 이름은?
2008년 국가직 9급 전자공학개론 20번
2008년도 시행 • 20번 문항
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정답: 3번
■ 1단계: 풀다운(NMOS) 네트워크 연결 구조 분석
• 하단 접지측 NMOS 트랜지스터 $Q_3(A), Q_4(B)$가 병렬로 연결되어 있습니다.
• $A$ 또는 $B$ 중 하나라도 로직 1($5\text{ V}$)이 인가되면 해당 NMOS가 도통되어 출력 $X$를 접지($0\text{ V}$, 로직 0)로 만듭니다.
■ 2단계: 풀업(PMOS) 네트워크 연결 구조 분석
• 상단 전원측 PMOS 트랜지스터 $Q_1(A), Q_2(B)$는 직렬로 연결되어 있어 $A$와 $B$가 모두 로직 0($0\text{ V}$)일 때만 두 PMOS가 모두 도통되어 출력 $X$를 $5\text{ V}$(로직 1)로 만듭니다.
■ 3단계: 출력 논리식 판별
• 출력 논리식:
$$X = \overline{A + B}$$
• 따라서 이 회로는 2입력 CMOS NOR 게이트입니다.
■ 최종 결과:
• 논리회로의 이름은 NOR 게이트 (③번)
• 하단 접지측 NMOS 트랜지스터 $Q_3(A), Q_4(B)$가 병렬로 연결되어 있습니다.
• $A$ 또는 $B$ 중 하나라도 로직 1($5\text{ V}$)이 인가되면 해당 NMOS가 도통되어 출력 $X$를 접지($0\text{ V}$, 로직 0)로 만듭니다.
■ 2단계: 풀업(PMOS) 네트워크 연결 구조 분석
• 상단 전원측 PMOS 트랜지스터 $Q_1(A), Q_2(B)$는 직렬로 연결되어 있어 $A$와 $B$가 모두 로직 0($0\text{ V}$)일 때만 두 PMOS가 모두 도통되어 출력 $X$를 $5\text{ V}$(로직 1)로 만듭니다.
■ 3단계: 출력 논리식 판별
• 출력 논리식:
$$X = \overline{A + B}$$
• 따라서 이 회로는 2입력 CMOS NOR 게이트입니다.
■ 최종 결과:
• 논리회로의 이름은 NOR 게이트 (③번)