2024년 전자공학개론 (국가직)

■ 1단계: 멀티플렉서(MUX, Multiplexer)의 입력 개수 • 멀티플렉서는 $2^n$개의 데이터 입력선 중 $n$개의 선택 신호(Select Line) 조합에 따라 하나를 선택하여 단일 선으로 출력하는 $2^n \times 1$ 데이터 선택기입니다. • 선택 신호가 $n$개일 때: $\text{입력 개수} = 2^n$ ■ 2단계: 디멀티플렉서(DEMUX, Demultiplexer)의 출력 개수 • 디멀티플렉서는 1개의 데이터 입력을 $m$개의 선택 신호 조합에 따라 $2^m$개의 출력선 중 하나로 분배하는 $1 \times 2^m$ 데이터 분배기입니다. • 선택 신호가 $m$개일 때: $\text{출력 개수} = 2^m$ ■ 최종 결과: • 입력 개수: $2^n$, 출력 개수: $2^m$ (③번)

■ 1단계: 멀티바이브레이터(Multivibrator)의 분류 및 기본 특성 • 쌍안정(Bistable): 안정 상태가 2개인 회로로, 외부 트리거가 들어올 때까지 현재 상태를 유지합니다. 대표적인 예로 플립플롭(Flip-Flop)이 있습니다. (①, ③번 설명 참) • 단안정(Monostable): 안정 상태가 1개, 준안정 상태가 1개인 회로로, 외부 트리거 펄스가 인가되면 일정 시간 동안 준안정 상태를 유지한 후 원래의 안정 상태로 복귀하여 단일 펄스를 생성합니다. (②번 설명 참) • 비안정(Astable): 안정 상태가 없고 2개의 준안정 상태 사이를 스스로 계속해서 왕복 전이하는 자유 발진(Free-running) 회로입니다. 구형파 및 구동 클록 발생기로 사용됩니다. ■ 2단계: 보기별 정오 판별 • ④번 (오답 분석 / 옳지 않은 것): 비안정 멀티바이브레이터는 외부 트리거 신호 없이도 전원만 인가되면 두 준안정 상태 사이를 스스로 반복하여 발진합니다. (외부 트리거 펄스에 의해 동작하는 것은 단안정 및 쌍안정 멀티바이브레이터이므로 ④번 설명은 옳지 않습니다.) ■ 최종 결과: • 옳지 않은 것은 ④번

■ 1단계: 전압변동률(Voltage Regulation, VR) 공식 정의 • 전압변동률은 무부하 상태와 전부하 상태 사이의 출력 전압 변동 비율을 나타냅니다. $VR = \frac{V_{NL} - V_{FL}}{V_{FL}} \times 100\ [\%]$ ($V_{NL}$: 무부하 전압, $V_{FL}$: 전부하 전압) ■ 2단계: 주어진 값 대입 및 무부하 전압($V_{NL}$) 계산 • 주어진 조건: $VR = 10\ \%$, 전부하 전압 $V_{FL} = 100\text{ V}$ $10 = \frac{V_{NL} - 100\text{ V}}{100\text{ V}} \times 100$ $10 = V_{NL} - 100$ $V_{NL} = 110\text{ V}$ ■ 최종 결과: • $V_{NL} = 110\text{ V}$ (③번)

■ 1단계: JFET의 물리적 구조 및 기본 동작 원리 • JFET(Junction Field Effect Transistor)은 반도체 채널 양 끝에 전극을 연결하여 캐리어를 주입하고 수집하는 구조를 가집니다. • 캐리어가 유입되는 단자를 소스(Source), 빠져나가는 단자를 드레인(Drain)이라 부르므로 채널의 양 끝은 드레인과 소스에 해당합니다. (②번 옳은 설명) ■ 2단계: 보기별 정오 판별 • ①번 (오답 분석): JFET은 게이트-소스 사이 전압 $V_{GS}$로 채널의 공핍층 두께를 제어하여 드레인 전류 $I_D$를 조절하는 전압 제어 소자입니다. ($I_D = I_{DSS}(1 - V_{GS}/V_P)^2$ 관계식에 따라 $V_{GS}$의 영향을 강하게 받으므로 틀림) • ②번 (옳은 설명): JFET 채널의 양 끝단은 드레인과 소스로 연결되어 캐리어의 이동 통로 역할을 합니다. • ③번 (오답 분석): 핀치-오프(Pinch-off) 전압($V_P$)에 도달하면 공핍층이 만나 채널이 좁아지지만, 전류가 0이 되는 것이 아니라 드레인 전류가 포화 상태에 도달하여 일정한 값($I_{DSS}$)으로 흐릅니다. (0이 된다는 설명은 틀림) • ④번 (오답 분석): n채널 JFET은 채널이 n형 반도체이고, 게이트(Gate) 단자는 채널 양옆의 p형 영역에 형성된 PN 접합으로 연결됩니다. (게이트가 n형 영역에 연결된다는 설명은 틀림) ■ 최종 결과: • 옳은 것은 ②번

■ 1단계: TCP/IP 4계층 모델 구조 • 4계층 (응용 계층, Application Layer): HTTP, FTP, DNS, SMTP 등 사용자와 직접 상호작용하는 최상위 프로토콜 계층입니다. (①번 참) • 3계층 (전송 계층, Transport Layer): TCP, UDP 등 종단 간(End-to-End) 신뢰성 있는 데이터 전송을 담당하는 계층입니다. (③번 참) • 2계층 (인터넷/네트워크 계층, Internet/Network Layer): IP, ICMP, ARP 등 패킷의 경로 설정(라우팅) 및 논리 주소 지정을 담당하는 계층입니다. (②번 참) • 1계층 (네트워크 액세스/링크 계층, Network Access / Link Layer): 이더넷, Wi-Fi 등 물리적 링크와 하드웨어 주소(MAC)를 통한 실제 데이터 프레임 전송을 담당합니다. ■ 2단계: OSI 7계층과의 차이점 및 정오 판별 • 세션(Session) 계층, 표현(Presentation) 계층은 OSI 7계층 모델의 독립 계층입니다. • TCP/IP 4계층 모델에서는 세션 계층과 표현 계층이 별도로 존재하지 않고 최상위 '응용(Application) 계층'에 통합되어 처리됩니다. • 따라서 세션 계층은 TCP/IP 프로토콜의 독립적인 구성 계층이 아닙니다. ■ 최종 결과: • TCP/IP 계층이 아닌 것은 ④번

■ 1단계: 주어진 논리 함수의 최소항(minterm) 집합 정의 • 세 이진 변수 $A, B, C$에 대하여 두 논리 함수 $F$와 $G$는 다음과 같습니다: $F(A, B, C) = \sum m(1, 3, 6)$ $G(A, B, C) = \sum m(1, 2, 4, 6)$ ■ 2단계: 논리합($F + G$) 및 논리곱($F \cdot G$)의 최소항 전개 • 논리합($F + G$, OR 연산): 두 논리 함수의 최소항 집합의 합집합(모든 원소 포함)에 해당합니다. $F + G = \sum m(\{1, 3, 6\} \cup \{1, 2, 4, 6\}) = \sum m(1, 2, 3, 4, 6)$ • 논리곱($F \cdot G$, AND 연산): 두 논리 함수에 공통으로 포함된 최소항의 교집합에 해당합니다. $F \cdot G = \sum m(\{1, 3, 6\} \cap \{1, 2, 4, 6\}) = \sum m(1, 6)$ ■ 최종 결과: • $F + G = \sum m(1, 2, 3, 4, 6)$, $F \cdot G = \sum m(1, 6)$ (④번)

■ 1단계: 슈미트 트리거(Schmitt Trigger)의 기본 동작 특성 • 슈미트 트리거는 정귀환(Positive Feedback)을 적용하여 상승 임계전압($V_{TH}$)과 하강 임계전압($V_{TL}$)을 다르게 갖는 히스테리시스(Hysteresis, 이력현상) 특성의 비교기 회로입니다. • 입력 신호의 전압 레벨을 판별하고, 임계값 부근의 미세 잡음에 의한 출력 채터링(불필요한 스위칭)을 방지합니다. ■ 2단계: 보기별 응용 분야 검토 • ①번 (응용 분야 아님 / 옳지 않은 것): D/A 변환(Digital-to-Analog Conversion)은 디지털 코드를 아날로그 전압/전류로 바꾸는 과정으로, 가중 저항기 방식이나 R-2R 래더(Ladder) 회로 등을 사용합니다. 슈미트 트리거 회로의 직접적인 응용 분야가 아닙니다. • ②번 (응용 분야 맞음): RC 충·방전 회로와 결합하여 자가 발진하는 비안정 멀티바이브레이터를 구성함으로써 구형파(펄스파)를 생성할 수 있습니다. • ③번 (응용 분야 맞음): 임계전압을 기준으로 입력 전압의 크기를 비교하여 High/Low 상태를 결정하는 전압 비교기로 동작합니다. • ④번 (응용 분야 맞음): 히스테리시스 전압폭 내의 미세 잡음을 무시하므로 신호에 포함된 잡음을 제거하고 찌그러진 파형을 깨끗한 디지털 파형으로 정형(Wave Shaping)합니다. ■ 최종 결과: • 슈미트 트리거의 응용 분야가 아닌 것은 ①번

■ 1단계: 선형 병렬 전압 조정기(Shunt Regulator)의 동작 원리 • 직렬 저항 $R_1 = 10\ \Omega$ 양단에 걸리는 전압은 입력 전압 $V_{in}$과 출력 전압 $V_{out}$의 차이입니다. • 저항 $R_1$에서 소모되는 전력 식: $P_{R1} = \frac{(V_{in} - V_{out})^2}{R_1}$ ■ 2단계: 저항 $R_1$에서 소모되는 최대 전력 계산 • 입력 전압의 동작 범위는 $0 \le V_{in} \le 10\text{ V}$이며, 회로의 출력 전압 $V_{out}$의 최솟값은 접지 전위인 $0\text{ V}$입니다. • 저항 $R_1$ 양단에 걸리는 전압차 $(V_{in} - V_{out})$가 최대가 될 때는 입력 전압이 최댓값($V_{in} = 10\text{ V}$)이고, 션트 트랜지스터에 의해 출력 전압이 최솟값($V_{out} = 0\text{ V}$)으로 제어될 때입니다. • 최대 소모 전력 $P_{R1, \max}$ 계산: $P_{R1, \max} = \frac{(10\text{ V} - 0\text{ V})^2}{10\ \Omega} = \frac{100}{10} = 10\text{ W}$ ■ 최종 결과: • 최대 전력은 $10\text{ W}$ (②번)

■ 1단계: BJT 3가지 증폭기 구성의 입출력 위상 관계 비교 • 공통 이미터(CE, Common Emitter) 증폭기: 베이스 입력 - 컬렉터 출력 구조로, 입력과 출력 전압 신호 사이에 $180^\circ$ 위상차가 발생(위상 반전)합니다. (③번 옳은 설명) • 공통 컬렉터(CC, Common Collector / 이미터 팔로워) 증폭기: 베이스 입력 - 이미터 출력 구조로, 입력과 출력 전압 신호가 동위상($0^\circ$ 위상차)을 가집니다. (①번 옳은 설명) • 공통 베이스(CB, Common Base) 증폭기: 이미터 입력 - 컬렉터 출력 구조로, 입력과 출력 전압 신호가 동위상($0^\circ$ 위상차)을 가집니다. (②번 설명은 $180^\circ$ 위상차를 갖는다고 하였으므로 틀림) ■ 2단계: BJT 선형 증폭기(활성 영역)의 바이어스 조건 검토 • BJT가 왜곡 없는 선형 증폭기로 동작하기 위한 활성 영역(Active Region) 바이어스 조건: - 베이스-이미터(B-E) 접합: 순방향 바이어스 - 베이스-컬렉터(B-C) 접합: 역방향 바이어스 (④번 옳은 설명) ■ 최종 결과: • 옳지 않은 것은 ②번

■ 1단계: 테브난 등가 저항($R_{th}$) 및 최대 전력 전달을 위한 $R_L$ 조건 유도 • 독립 전압원($18\text{ V}$)을 단락(Short)시킨 후 부하 단자 $R_L$에서 바라본 테브난 등가 저항: $R_{th} = 6\ \Omega \parallel 12\ \Omega = \frac{6 \times 12}{6 + 12} = \frac{72}{18} = 4\ \Omega$ • 부하 $R_L$에 최대 전력이 전달되기 위한 정합 조건: $R_L = R_{th} = 4\ \Omega$ ■ 2단계: 테브난 등가 전압($V_{th}$) 및 최대 전달 전력($P_L$) 계산 • 부하 $R_L$ 개방 시 양단 전압(전압분배 법칙): $V_{th} = 18\text{ V} \times \frac{12\ \Omega}{6\ \Omega + 12\ \Omega} = 18 \times \frac{12}{18} = 12\text{ V}$ • 최대 전력 공식 적용: $P_L = \frac{V_{th}^2}{4 R_L} = \frac{12^2}{4 \times 4} = \frac{144}{16} = 9\text{ W}$ ■ 최종 결과: • $R_L = 4\ \Omega,\ P_L = 9\text{ W}$ (①번)

■ 1단계: 입력 전류 페이저 및 각주파수 확인 • 입력 전류: $i(t) = 5\cos(100t)\text{ A}$ • 각주파수 $\omega = 100\text{ rad/s}$, 전류 페이저: $I = 5\angle 0^\circ\text{ A}$ ■ 2단계: 각 소자별 임피던스 및 전체 합성 임피던스($Z$) 계산 • 저항 임피던스: $Z_R = R = 1\ \Omega$ • 인덕터 임피던스: $Z_L = j\omega L = j(100)(20 \times 10^{-3}\text{ H}) = j2\ \Omega$ • 커패시터 임피던스: $Z_C = \frac{1}{j\omega C} = \frac{1}{j(100)(10 \times 10^{-3}\text{ F})} = \frac{1}{j1} = -j1\ \Omega$ • RLC 직렬 합성 임피던스: $Z = Z_R + Z_L + Z_C = 1 + j2 - j1 = 1 + j1 = \sqrt{2}\angle 45^\circ\ \Omega$ ■ 3단계: 전압 페이저($V$) 계산 및 시간 영역 순시값 변환 • 옴의 법칙 적용: $V = I \cdot Z = (5\angle 0^\circ\text{ A}) \times (\sqrt{2}\angle 45^\circ\ \Omega) = 5\sqrt{2}\angle 45^\circ\text{ V}$ • 시간 영역 전압식으로 변환: $v(t) = 5\sqrt{2}\cos(100t + 45^\circ)\text{ V}$ ■ 최종 결과: • $v(t) = 5\sqrt{2}\cos(100t + 45^\circ)$ (①번)

■ 1단계: PN 접합 다이오드의 바이어스 특성 비교 • 순방향 바이어스(Forward Bias): - p형 영역에 양(+), n형 영역에 음(-)의 전압을 인가합니다. (④번 옳은 설명) - 외부 전계가 내부 전위 장벽을 낮추어 다수 캐리어를 접합면 쪽으로 밀어내므로 공핍 영역의 폭이 줄어들고, 전류가 p에서 n 방향으로 원활히 흐릅니다. (②번 옳은 설명) • 역방향 바이어스(Reverse Bias): - p형 영역에 음(-), n형 영역에 양(+)의 전압을 인가합니다. - 다수 캐리어가 접합면에서 멀어져 외부 전극 쪽으로 당겨지므로 공핍 영역의 폭이 넓어집니다(증가합니다). - 역방향 전압을 계속 증가시키면 제너 항복 또는 애벌란시 항복이 발생하여 전류가 급격히 흐르는 항복 전압에 도달합니다. (①번 옳은 설명) ■ 2단계: 보기별 정오 판별 • ③번 (오답 분석 / 옳지 않은 것): 역방향 바이어스가 인가되면 다수 캐리어가 접합부 반대쪽으로 이동하여 접합면의 공핍 영역 폭은 넓어집니다(증가합니다). 따라서 공핍영역이 줄어든다는 설명은 옳지 않습니다. ■ 최종 결과: • 옳지 않은 것은 ③번

■ 1단계: 교류 등가회로 및 증폭기 구조 판별 • 커패시터 용량이 무한대($C = \infty$)이므로 교류(AC) 해석 시 모든 커패시터는 단락(Short) 처리됩니다. • 베이스 단자가 커패시터를 통해 교류 접지(AC Ground)로 연결되고, 이미터로 입력 신호 $V_{in}$이 인가되어 컬렉터에서 출력 전압 $V_{out}$을 취하는 공통 베이스(CB, Common Base) 증폭회로입니다. ■ 2단계: 컬렉터 등가 교류 부하 저항($r_c$) 계산 • 컬렉터 단에 병렬로 연결된 교류 등가 저항: $r_c = R_C \parallel R_L = 10\text{ k}\Omega \parallel 10\text{ k}\Omega = 5\text{ k}\Omega = 5{,}000\ \Omega$ ■ 3단계: 전압이득($A_v$) 계산 • 공통 베이스 증폭기의 전압이득 공식: $A_v = \frac{V_{out}}{V_{in}} \simeq \frac{r_c}{r_e'}$ • 주어진 교류 이미터 저항 $r_e' = 20\ \Omega$ 대입: $A_v = \frac{5{,}000\ \Omega}{20\ \Omega} = 250$ ■ 최종 결과: • $A_v = 250$ (③번)

■ 1단계: 비반전 증폭기의 폐루프 전압이득($A_{cl}$) 계산 • 연산증폭기 비반전 단자(+)로 입력 $V_{in}$이 인가되는 비반전 증폭기 회로입니다. • 폐루프 전압이득 공식: $A_{cl} = 1 + \frac{R_f}{R_i}$ • 저항값($R_f = 99\text{ k}\Omega,\ R_i = 1\text{ k}\Omega$) 대입: $A_{cl} = 1 + \frac{99\text{ k}\Omega}{1\text{ k}\Omega} = 1 + 99 = 100$ ■ 2단계: 이득-대역폭 곱(GBW)을 이용한 폐루프 대역폭($BW_{cl}$) 계산 • 단일 극점 롤-오프($-20\text{ dB/dec}$) 특성을 갖는 연산증폭기에서는 이득과 대역폭의 곱(GBW)이 일정하게 유지됩니다. $A_{cl} \times BW_{cl} = f_T$ (단위이득 대역폭) • 주어진 단위이득 대역폭 $f_T = 3\text{ MHz} = 3{,}000\text{ kHz}$ 대입: $100 \times BW_{cl} = 3{,}000\text{ kHz}$ $BW_{cl} = \frac{3{,}000\text{ kHz}}{100} = 30\text{ kHz}$ ■ 최종 결과: • $BW_{cl} = 30\text{ kHz}$ (③번)

■ 1단계: 개방 루프(Open-loop) 연산증폭기의 이론적 출력전압 계산 • 부귀환이 없는 개방 루프 연산증폭기의 출력전압 공식: $V_{out} = A_{OL}(V_+ - V_-)$ • 주어진 조건($V_+ = 0\text{ V},\ V_- = 5\text{ mV} = 5 \times 10^{-3}\text{ V},\ A_{OL} = 3 \times 10^4$) 대입: $V_{out} = (3 \times 10^4) \times (0\text{ V} - 5 \times 10^{-3}\text{ V}) = -150\text{ V}$ ■ 2단계: 출력 포화(Saturation) 전압 제한 적용 • 연산증폭기의 실제 출력 전압은 공급 전원에 의해 결정되는 최대 출력 전압($+10\text{ V}$)과 최소 출력 전압($-10\text{ V}$) 사이로 제한됩니다. • 계산된 이론적 출력전압($-150\text{ V}$)이 최소 출력 전압($-10\text{ V}$)보다 작으므로 출력은 음의 포화 전압으로 제한됩니다. $V_{out} = -10\text{ V}$ ■ 최종 결과: • $V_{out} = -10\text{ V}$ (②번)

■ 1단계: RC 직렬회로의 시정수($\tau$) 계산 • 주어진 저항 $R = 100\text{ k}\Omega = 100 \times 10^3\ \Omega$, 커패시터 $C = 20\ \mu\text{F} = 20 \times 10^{-6}\text{ F}$ • 회로의 시정수 공식: $\tau = RC = (100 \times 10^3\ \Omega) \times (20 \times 10^{-6}\text{ F}) = 2\text{ s}$ ■ 2단계: 커패시터 충전 전압 공식 및 도달 시간($t$) 계산 • 초기 전압이 0일 때 입력 전압 $V_{in} = 10\text{ V}$에 의한 충전 과도응답식: $V_C(t) = V_{in}(1 - e^{-t/\tau}) = 10(1 - e^{-t/2})\text{ V}$ • $V_C(t) = 6.32\text{ V}$ 대입: $6.32 = 10(1 - e^{-t/2})$ $0.632 = 1 - e^{-t/2}$ $e^{-t/2} = 1 - 0.632 = 0.368$ • 주어진 조건 $e^{-1} = 0.368$과 비교: $-\frac{t}{2} = -1 \quad \rightarrow \quad t = 2\text{ s}$ ■ 최종 결과: • $t = 2\text{ s}$ (②번)

■ 1단계: SCR(Silicon Controlled Rectifier)의 구조 및 기본 동작 특성 • SCR은 PNPN 4층 구조의 3단자(애노드, 캐소드, 게이트) 단방향 사이리스터 소자입니다. • 애노드-캐소드 간에 순방향 전압이 걸린 상태에서 게이트에 트리거 신호를 인가하면 도통(Turn-on)되어 애노드에서 캐소드 방향으로 주전류가 흐릅니다. (②번 옳은 설명) • 점호각(트리거 시점)을 제어하여 부하에 전달되는 직류 출력 전압의 크기를 조절하는 위상 제어 정류 회로에 널리 사용됩니다. (①번 옳은 설명) ■ 2단계: 보기별 정오 판별 • ③번 (옳은 설명): SCR은 일단 턴온되면 내부 래칭(Latching) 동작에 의해 게이트 신호를 제거해도 주전류가 유지전류(Holding Current) 이상으로 흐르는 한 도통 상태를 계속 유지합니다. • ④번 (오답 분석 / 옳지 않은 것): 일반적인 SCR은 게이트 신호로 턴온시킬 수는 있으나, 일단 턴온된 이후에는 게이트 신호로 턴오프시킬 수 없습니다. 턴오프시키기 위해서는 외부 회로를 통해 주전류를 유지전류 이하로 낮추거나 양단 전압을 역방향으로 인가(강제 소호)해야 합니다. (게이트 신호로 턴오프가 가능한 소자는 GTO(Gate Turn-Off) 사이리스터이므로 ④번 설명은 옳지 않습니다.) ■ 최종 결과: • 옳지 않은 것은 ④번

■ 1단계: 교류 전력 및 복소전력의 정의 • 정현파 전압 $v(t) = V_m \cos(\omega t + \theta)$ 및 전류 $i(t) = I_m \cos(\omega t + \phi)$의 실효치(RMS): $V_{rms} = \frac{V_m}{\sqrt{2}}, \quad I_{rms} = \frac{I_m}{\sqrt{2}}$ • 복소전력(Complex Power, $\mathbf{S}$)은 전압 페이저와 공액(켤레) 전류 페이저의 곱으로 정의됩니다. $\mathbf{S} = \mathbf{V}_{rms} \mathbf{I}_{rms}^* = P + jQ$ • 복소전력의 크기는 피상전력(Apparent Power, $S$)과 같습니다. (①번 옳은 설명) $S = |\mathbf{S}| = \sqrt{P^2 + Q^2} = V_{rms} I_{rms}$ ■ 2단계: 보기별 정오 판별 • ①번 (옳은 설명): 복소전력 $\mathbf{S}$의 크기(절댓값)는 피상전력 $S = V_{rms} I_{rms}$와 일치합니다. • ②번 (오답 분석 / 옳지 않은 것): 피상전력 $S$는 전압 실효치와 전류 실효치의 곱($V_{rms} I_{rms}$)으로 정의됩니다. 이를 피크치(최댓값 $V_m, I_m$)로 나타내면 다음과 같습니다. $S = V_{rms} I_{rms} = \left(\frac{V_m}{\sqrt{2}}\right)\left(\frac{I_m}{\sqrt{2}}\right) = \frac{1}{2} V_m I_m$ 따라서 피상전력은 피크치의 곱이 아닌 피크치 곱의 절반($\frac{1}{2}$)이므로 ②번 설명은 옳지 않습니다. • ③번 (옳은 설명): 직류(DC) 회로에서는 위상차와 무효 성분이 없으므로 평균전력(유효전력)은 단순히 전압과 전류의 곱($P = V \times I$)이 됩니다. • ④번 (옳은 설명): 전압과 전류 사이의 위상차는 $\theta - \phi$이며, 역률(Power Factor)은 위상차의 코사인 값인 $\cos(\theta - \phi)$로 정의됩니다. ■ 최종 결과: • 옳지 않은 것은 ②번

■ 1단계: 주요 조합논리회로의 기능 정의 • 인코더(Encoder, 부호기): $2^n$개의 입력 신호 중 활성화된 신호를 $n$비트의 이진 부호(코드화된 신호)로 변환하는 회로입니다. • 디코더(Decoder, 복호기): $n$비트의 코드화된 입력 신호를 받아 $2^n$개의 원래 신호 형태(개별 출력선)로 복원하는 회로입니다. • 반가산기(Half Adder): 두 개의 1비트 입력($A, B$)을 받아 합($S = A \oplus B$)과 캐리($C = A \cdot B$)를 출력하는 회로입니다. • 전가산기(Full Adder): 두 입력 비트($A, B$)와 하위 단의 올림수($C_{in}$)까지 총 3개 비트를 더하는 회로이며, 전가산기 $n$개를 직렬로 연결하면 $n$비트 병렬 가산기를 구성할 수 있습니다. • 패리티 발생기(Parity Generator): 전송 데이터에 패리티 비트 1개를 추가하여 전체 1의 개수를 짝수(Even) 또는 홀수(Odd)로 만들어 오류 검출을 가능하게 하는 회로입니다. ■ 2단계: 보기별 정오 판별 • ①번 (오답 분석 / 옳지 않은 것): 코드화된 정보를 원래 형태로 복원하여 출력하는 회로는 인코더가 아니라 '디코더(Decoder)'입니다. (인코더는 원래의 신호를 코드화된 신호로 변환하는 장치이므로 ①번 설명은 옳지 않습니다.) • ②번 (옳은 설명): 전가산기 $n$개를 리플 캐리 방식으로 연결하여 $n$비트 병렬 가산기를 구성할 수 있습니다. • ③번 (옳은 설명): 반가산기는 2개의 1비트 입력을 더하여 합(Sum)과 자리올림(Carry)을 생성합니다. • ④번 (옳은 설명): 패리티 발생기는 데이터에 패리티 비트 1개를 추가하여 1의 개수를 홀수 또는 짝수로 맞추어 줍니다. ■ 최종 결과: • 옳지 않은 것은 ①번

■ 1단계: 게이트 단계별 논리식 전개 • 1번 NAND 게이트 (입력: $A, D$): $Z_1 = \overline{A \cdot D}$ • 2번 NAND 게이트 (입력: $Z_1, \overline{C}$): $Z_2 = \overline{Z_1 \cdot \overline{C}} = \overline{\overline{A \cdot D} \cdot \overline{C}} = \overline{\overline{A \cdot D}} + \overline{\overline{C}} = A \cdot D + C$ • 3번 NAND 게이트 (입력: $Z_2, B$): $Z_3 = \overline{B \cdot Z_2} = \overline{B \cdot (A \cdot D + C)}$ • 4번 NAND 게이트 (입력: $\overline{A}, \overline{D}$): $Z_4 = \overline{\overline{A} \cdot \overline{D}}$ • 5번 최종 출력 NAND 게이트 (입력: $Z_3, Z_4$): $Z = \overline{Z_3 \cdot Z_4}$ ■ 2단계: 드모르간 정리 적용 및 논리식 간소화 • $Z = \overline{Z_3} + \overline{Z_4}$ • 각 항 정리: - $\overline{Z_3} = \overline{\overline{B \cdot (A \cdot D + C)}} = B \cdot (A \cdot D + C) = B \cdot C + A \cdot B \cdot D$ - $\overline{Z_4} = \overline{\overline{\overline{A} \cdot \overline{D}}} = \overline{A} \cdot \overline{D}$ • 전체 식 결합: $Z = B \cdot C + A \cdot B \cdot D + \overline{A} \cdot \overline{D}$ ■ 최종 결과: • $Z = B \cdot C + A \cdot B \cdot D + \overline{A} \cdot \overline{D}$ (①번)